JPH0431410B2 - - Google Patents

Description

【発明の詳細な説明】 ［目次］ 概 要 産業上の利用分野 従来の技術（第１５図〜第１７図） 発明が解決しようとする課題 課題を解決する手段（第１図〜第３図） 作 用 実施例（第４図、第５図） 変形例（第６図〜第１４図） 発明の効果 ［概要」 高速演算装置に関し、 小さい単位での演算処理を高速で実行すること
を目的とし、 プロセツサを含む制御部と、各々アドレス付与
された複数の機能ユニツトが演算部バスで相互結
合された演算部とを備え、制御部と演算部とがイ
ンタフエース部で結合され、プロセツサが演算部
の機能ユニツトにアドレス指定して発した第１の
制御命令に対して、アドレス指定された機能ユニ
ツトは自己の処理データを演算部バスに出力し、
アドレス指定されなかつた機能ユニツトは演算部
バス上のデータを、各々の所定機能を実行するた
めに取り込むように構成される。

［産業上の利用分野］ 本発明は、小さい単位での演算等の処理を高速
で実行する高速演算装置に関する。

［従来の技術］ 演算を実行する演算回路としては、マイクロプ
ロセツサを用いたもの、あるいは専用の演算回路
をハードウエアロジツクで組んだものが知られて
いる。

また、第１５図に示されるようなバツクエンド
プロセツサ３２を用いたものも知られており、こ
のものはホスト計算機３１とバツクエンドプロセ
ツサ３２とをケーブル３０で接続してなる。

さらに、第１６図に示されるような演算ボード
３５，３６を用いたものも知られており、このも
のはCPUボード３３、メモリボード３４、演算
ボード３５，３６等をバスで接続してなる。

またさらに、第１７図に示されるようなコプロ
セツサ３８を用いたものも知られており、このも
のはCPU３７、コプロセツサ３８、ローカルメ
モリ３９等を内部バス４１で接続してなり、外部
バス４２とは外部バスインタフエース４０を介し
て結合される。

［発明が解決しようとする問題点］ マイクロプロセツサを使うと簡単な回路で自由
度の高い演算制御ができるが、マイクロプロセツ
サでは演算速度が遅い。

専用の回路をハードウエアロジツクで組むと規
模が大きくなる。また自由度も低い。

第１５図に示されるようなバツクエンドプロセ
ツサ３２を用いた装置ではホスト計算機３１の外
にケーブル３０を伸ばすので、データ転送速度が
遅くなり、命令をホスト計算機３１からバツクエ
ンドプロセツサ３２に伝えるのに時間がかかる。
またバツクエンドプロセツサ３２にやらせる処理
単位が大きくなるので、細かい制御がしにくい。
また、大掛かりな装置になる。

第１６図に示されるような演算ボード３５，３
６を用いた装置では、演算ボード間のデータ転送
が問題となる。すなわちCPUボード３３からの
制御指令の方法にもよるが、一般には、演算ボー
ドの命名レジスタに命令を書いて、次に実行指令
を出し終了ステータスが返るのを待つので、処理
が遅い。また演算ボードの拡張性にも欠ける。

第１７図に示されるようなコプロセツサ３８を
用いた装置では、コプロセツサ３８はCPU３７
への命令をCPU３７と同時に解釈するようにな
つており、データ転送幅は内部バスで決まり、一
般にCPUのデータビツト数と同じであり、例え
ば、16ビツトとか32ビツトとかになつている。

この装置では、それぞれのアプリケーシヨンに
応じてアプリケーシヨンに合つた特別のコプロセ
ツサをつくるのは実際的には困難である。例えば
ランダム・ロジツクで作ると大きくなりボードに
乗らない。またゲートアレーにするのも手だが、
回路規模に制限がある。例えば３メガバイトの
ROM等は現状では入手が難しい。また拡張性に
制限がある。CPUボードにコプロセツサ用のソ
ケツトを沢山用意しておく必要がある。

以上述べた装置は、まとまつた処理を行うには
いいが、細かい処理を、次々に実行するのにはさ
ほど高速ではない。さらに拡張性に欠ける。

したがつて本発明の目的は、小さい単位での処
理を高速で実行することに適した構成の高速演算
装置を提供することにある。

［課題を解決する手段］ 第１図は本発明に係る原理ブロツク図である。
本発明に係る高速演算装置は、１つの形態とし
て、プロセツサCPU２６を含む制御部２１と、
各々アドレス付与された複数の機能ユニツト２８
（１）〜２８（ｎ）が演算部バス２４で相互結合
された演算部２２とを備え、制御部２１と演算部
２２とがインタフエース部２３で結合される。

そしてCPU２６が演算部２２の機能ユニツト
２８（１）〜２８（ｎ）にアドレス指定して発し
た第１の制御命令（例えば読出し命令）に対し
て、アドレス指定された機能ユニツトは自己の処
理データを演算部バス２４に出力し、アドレス指
定されなかつた機能ユニツトは演算部バス２４の
データを、各々の所定機能を実行するために取り
込むように構成される。

本発明においては、他の形態として、一つの機
能ユニツトに複数のアドレスが割り当てられてお
り、この機能ユニツトはアドレス指定されたとき
に指定アドレス毎に異なる機能を実行するように
構成される。

本発明においては、また他の形態として、
CPU２６が演算部２２の機能ユニツト２８（１）
〜２８（ｎ）にアドレス指定して発した第２の制
御命令（例えば書込み命令）に対して、アドレス
指定された機能ユニツトのみが所定の機能を実行
するように構成される。

本発明においては、さらに他の形態として、
CPU２６が演算部２２の機能ユニツトにアドレ
ス指定して発した第２の制御命令に対して、イン
タフエース部２３は制御部２１からのデータの少
なくとも一部をそのまま演算部２２の演算部バス
２４に載せるように構成される。

本発明においては、さらに他の形態として、
CPU２６から発された第１の制御命令に対して、
インタフエース部２３は演算部２２の演算部バス
２４上のデータの少なくとも一部をそのまま制御
部２１に転送するように構成される。

本発明においては、さらに他の形態として、イ
ンタフエース部が入出力兼用の入出力レジスタと
この入出力レジスタへのデータ入力を制御部から
のデータあるいは演算部からのデータの何れかに
切り換えるセレクタとを備え、それによりこの入
出力レジスタ上で演算部のデータの内容の一部修
正を行えるように構成される。

［作用］ 演算部２２における演算処理は、制御部２１の
CPU２６が発する第１の制御信号、例えばリー
ド信号を演算指令として用いて行われる。演算部
２２おける各機能ユニツト２８（１）〜２８
（ｎ）にはそれぞれ異なるアドレスが例えば、 ０−FFFF メモリ 10000−100FF 周辺機器（端末、FDD、
HDD...） 10100−101FF 演算ボード 256枚 のように割り当てられている。

先ず、制御部２１のCPU２６が演算部２２の
機能ユニツト２８（１）〜２８（ｎ）の１つをア
ドレス指定してリード信号を発すると、このアド
レス信号及びリード信号はインタフエース部２３
を介して演算部２２に伝えられる。すると演算部
２２においてはアドレス指定された機能ユニツト
がデータを演算部バス２４に出力する。

このとき他のアドレス指定されていない機能ユ
ニツトは演算部バス２４上のデータを取り込んで
ラツチし、それぞれのユニツトが持つ機能（例え
ば演算、ROM変換等）を実行開始する。この処
理は次のリード信号が発されるまでに終了するよ
うにする。

すなわち、例えば演算部バス２４上に第２図の
ように機能ユニツトとして演算ボード２８１〜２
８３が接続されているものとする。２３０はイン
タフエースボードであり、CPU部分との接続ボ
ードである。

まず、CPU２６がボード２３０のレジスタ
〓に通常の書込み動作によりデータをセツトす
る。

次に、ボード２３０のアドレスを指定してリー
ド信号を発する。すると、レジスタ〓のデータが
演算部バス２４に出力される。他の演算ボード２
８１〜２８３（アドレスで指定されなかつた演算
ボード）は、演算部バス２４のデータを入力レジ
スタＲに取り込む。次のリード信号がくるまでの
間に、演算ボード２８１〜２８３は演算を終了す
る。

次のリード信号時にCPU２６がアドレスで演
算ボード２８１を指定するとすると、演算ボード
２８１の演算器は既に演算を終了しているので、
すぐにデータを出力することができる。

以下同様にして、演算を繰り返し、最後に
CPU２６はインタフエースボード２３０の入力
レジスタＲからデータを読み取ると、演算結果が
得られる。第３図にはこの場合のタイムチヤート
が示される。

以上のようにすると、CPU２６が演算部２２
の機能ユニツトをアドレス指定してリード指令を
発するごとに演算部２２で１演算が実行できるこ
とになり、非常に高速な処理が可能となる。また
CPU２６が出力するアドレスの順を変えるだけ
で、違うパターンの演算が可能となり、自由度が
高い。アドレスの順を変えるのは、機械語の順を
変えるだけなので極く容易である。

［実施例］ 以下、図面を参照しつつ本発明の実施例を説明
する。第４図は本発明の一実施例としての高速演
算装置を示すブロツク図である。図において、本
実施例装置は、実行制御部とデータ演算部とから
なる。

実行制御部は、各種指令を行うCPUボード１、
メモリボード２、ROMボード３、演算部インタ
フエースボード４、これらのボード１〜４を相互
接続するCPU部バス１０を含み構成される。

データ演算部は、データウエイとのデータ転送
を行うデータ入出力インタフエースボード９、演
算処理を実行する演算ボード６、ROM実装して
いる２次元ROMボード８、実行制御部との通信
を担当しているCPUバスインタフエースボード
５、レジスタボード７等を含み構成されており、
前述の実行制御部とはインタフエースボード４，
５間に張られた接続ケーブル１２を介して接続さ
れている。このデータ演算部は48ビツトデータバ
スを用いて３組の16ビツトデータを同時に演算可
能な構成となつている。

実行制御部の各ボードの機能は以下の如くであ
る。

CPUボード１はプロセツサ全体の制御と16ビ
ツトのスカラー演算を行う。演算の高速化のため
CPUとしてマイクロプロセツサと演算用コプロ
セツサを搭載しており、データ演算部を制御する
動作シーケンスを発生する。

メモリボード２は8Mバイトの容量のリードラ
イトメモリを搭載したマルチボードである。
CPUボード１とは32ビツトの幅の高速データ転
送バスにより接続され、高速なデータアクセスが
可能である。CPUボード１上のマイクロプロセ
ツサがこのメモリボード２にアクセスを行うこと
ができる。

ROMボード３は1Mバイトの容量のリードオ
ンメモリを搭載したマルチバスボードである。
CPUボード１とは32ビツト幅の高速データ転送
バスにより接続され、高速なデータアクセスが可
能である。このボードには三角関数表等を格納し
ておき、必要に応じてCPUボード１上のマイク
ロプロセツサがアクセスを行う。

演算部インタフエースボード４は、演算部バス
１１とデータ転送を行うマルチバスボードであ
る。CPUバス部分とのハンドシエイクと、CPU
バス部分と演算部バス部の接続ケーブル１２のド
ライブを行う。なお、CPU部バス１０はCPUの
データ幅となつている。

データ演算部の各ボードの機能は以下の如くで
ある。

CPUバスインタフエースボード５は実行制御
部とデータ転送を行う3Wボードである。実行制
御部からの動作制御コマンドをデータ演算部の各
ボードに伝える。また、実行制御部の16ビツト単
位のデータを３ワード受信し、データ演算部の48
ビツトデータに変換する。また、データ演算部の
48ビツトデータを16ビツト単位で読み出し、
CPU部１に転送する。

第５図にはこのCPUバスインタフエースボー
ド５の詳細な構成が示される。図示の如く、実行
制御部からの16ビツトデータをデータ演算部の48
ビツトデータに変換する出力レジスタ５１、デー
タ演算部からの48ビツトデータを実行制御部への
16ビツトデータに変換する入力レジスタ５２、ア
ドレス信号用のバツフアメモリ５３、制御信号用
のバツフアメモリ５４、信号の開閉を行うバツフ
アゲート(2)、(4)〜(6)、(8)〜(10)等を含み構成され
る。

２次元ROMボード８は、3Mバイトの容量の
リードオンメモリを搭載した3Wボードである。
データの変換用テーブルを格納しておく。演算ボ
ード６は高速演算を行う3Wボードである。16ビ
ツトごとの演算用に高速演算器を備える。演算器
は16ビツト単位で演算を行い、加減算、ビツト処
理、シフト、あるいは定数のセツト等の処理を実
行することができる。演算回路はハーバード・ア
ーキテクチヤを採用しているため、１サイクル１
実行が可能である。

レジスタボード７はデータの一時記憶を行う
3Wボードである。32Kワードの容量のRAMを備
える。レジスタはランダムアクセスの他、１ワー
ド読み書きするごとにポインタをすすめることに
よりFIFO的な使用も可能である。このため、同
じ命令列を実行させて、多数のデータを順次処理
することが可能である。

データ入出力インタフエースボード９は他の装
置とのデータの転送を行う3Wボードである。こ
のボードはCPUの制御下で１ワードずつの転送
を行う他に、データケーブル上に送られてくる一
連のデータ列を自動的にハンドシエイクしながら
連続して内部バツフアに取り込んだり、内部バツ
フアに格納してある全データを送信するバースト
転送機能を有する。この機能を使用すると、ハー
ドウエアによる処理速度で転送することが可能で
あるとともに、送受信中にマイクロプロセツサは
他の仕事をすることが可能である。

なお、演算部バス１１はデータ演算部における
演算に最適なデータ幅となつており、本実施例で
は16ビツトデータ３つを１組として48ビツト幅と
なつている。またデータ演算部における各ボード
５〜９にはそれぞれ異なるアドレスが割り当てら
れているものとする。

この実施例装置の動作が以下に説明される。ま
ず、実行制御部のCPUボード１が、データ演算
部のボードの１つをアドレス指定してリード指令
を発する。このリード指令及びアドレス信号は演
算部インタフエースボード４、接続ケーブル１
２、CPUバスインタフエースボード５を介して
データ演算部に伝えられる。

するとデータ演算部においては、アドレス指定
されたボードから処理済の48ビツトデータが演算
部バス１１に送出される。このとき、他のアドレ
ス指定されていないボードはこの演算部バス１１
上のデータを取り込み、それぞれのボードの機能
に従つて処理を実行する。

例えば２次元ROMボード８は演算部バス１１
上のデータをROMに入力として与えてデータ変
換を行い、その結果をレジスタにラツチする。こ
のための次のサイクル（次のリード指令）では既
にROMの変換結果がレジスタに用意されている
ことになり、リード指令によつて変換結果を即時
に出力することができる。なお、各ボードの行う
処理は次のリード指令が発されるまでに終了する
ようにリード指令のサイクルが決められているも
のとする。

このようにデータ演算部では、実行制御部から
のリード指令により全ボードが一斉に単位処理を
実行することができる。そして実行制御部がアド
レスを変えつつ連続してリード指令を発すること
により、一連の演算を高速で処理することが可能
となる。そしてCPUボード１はCPUバスインタ
フエースボード５の入力レジスタ５２からデータ
を読み取つて演算結果を得ることができる。

なお、CPUバスインタフエース部の動作を以
下に簡単に説明する。実行制御部からデータ演算
部にデータを送出するには、CPUボード１はデ
ータを16ビツトずつ３回に分けて出力レジスタ５
１にセツトし、続いてアドレスで対CPUバスイ
ンタフエースボード５を指定してリード指令を発
する。このリード指定で出力レジスタ５１の内容
は演算部バス１１に送出される。

一方、データ演算部のデータをCPUが読むに
は、データ演算部の対象とする演算ボードをアド
レス指定してリード信号を発する。すると、その
ボードのデータが演算部バス１１に送出され、
CPUバスインタフエースボード５の入力レジス
タ５２にラツチされる。CPUは、ラツチされた
データを16ビツトずつ３回に分けて読み取る。

本発明の実施にあたつては種々の変形形態が可
能であり、以下にこれらの変形例について説明す
る。

まず最初の変形例は前述の実施例における次の
ような問題点を解消するものである。すなわち前
述の実施例では演算ボード１枚についてアドレス
を１つしか割り当てなかつた。このため、各演算
ボードは単機能のものにならざるを得なかつた。
しかしながら演算プロセツサを搭載するALUボ
ードなどは、加算・減算等いろいろな演算が可能
なので、演算ボードごとに複数の機能を選択可能
なようにすると経済的である。

そこで、この変形例においては、演算ボード１
枚についてアドレスを１つ以上割り当て、アドレ
スの値により、機能の選択をも行わせるものであ
る。例えば、あるROMボードについては、アド
レス101004〜101007の範囲で割り当て、101004で
アクセスされたら正弦関数の値を出力し、101005
でアクセスされたら余弦関数の値を出力する等の
機能選択を行う。

演算ボードの制御方法は第７図に示されるよう
な手順で行う。すなわち、 リード信号は来ているか（ステツプS1）。リ
ード信号がアクテイブならステツプS2へ進み、
さもなかつたらステツプS1へ戻る。

アドレスバスの値は、この演算ボードを指定
しているものか（ステツプS2）。この演算ボー
ドのものなら、ステツプS3に進み、さもなか
つたらステツプS4に進む。

入力レジスタのデータに、アドレス値で指定
された処理を加えて、演算部バスに出力する
（ステツプS3）。

リード信号がアクテイブの間はステツプS4
にとどまり、アクテイブでなくなつたらステツ
プS5に進む。

演算部バスの値を入力レジスタにラツチする
（ステツプS5）。

ステツプS1へ戻る。

具体例をあげて更に詳しく説明する。いま、
データ演算部の各ボードに、例えば次のような複
数のアドレスを割り当てるものとする。

０−FFFF：メモリ 10000−100FF：周辺機器（端末、FDD、
HDD...） 10100−1010F：演算ボード 10110−1011F：レジスタボード 10120−1012F：２次元ROMボード 10130−1013F：データ入出力インタフエースボ
ード 10140−1014F：CPUバスインタフエースボード 演算ボードは、自分がアドレス指定されたかど
うかは、下から５ビツト目以上をデコードすれば
わかる。下４ビツトは機能指定コードとして使用
される。演算ボードにおける機能指定の例を以下
に説明する。

演算ボードは10100としてアドレス指定された
ときは、なにも演算せずに入力レジスタの値をそ
のまま出力する。

10101として指定されたときは、入力レジスタ
の値を演算器の内部レジスタに格納する。出力値
は入力レジスタの値と同じとなる。

10102として指定されたときは、入力レジスタ
の値と演算器の内部レジスタの値を加算し、その
値を出力する。演算器の内部レジスタの値は変わ
らない。

10103として指定されたときは、入力レジスタ
の値と演算器の内部レジスタの値を加算し、その
値を出力する。演算器の内部レジスタの値は、加
算した値となる。

10104として指定されたときは、入力レジスタ
の値から演算器の内部レジスタの値を減算し、そ
の値を出力する。演算器の内部レジスタの値は変
わらない。

10105として指定されたときは、入力レジスタ
の値から演算器の内部レジスタの値を減算し、そ
の値を出力とする。演算器の内部レジスタの値は
減算後の値となる。

第６図はこの変形例におけるレジスタボードの
構成例を示す図であり、図示の如く、このレジス
タボード７はリード信号及びアドレス信号をデコ
ードするデコーダ７１、ポインタ７２、RAM７
３、ゲート７４、入力レジスタ７５を含み構成さ
れる。なお、このレジスタボード７においては、
デコーダの出力とアドレス及びリード信号との関
係は以下のようになつている。

ポインタCLR：アドレス＝101011且つREAD＝
Ｌ ポインタINC：アドレス＝101012且つREAD＝Ｌ RAM WR：アドレス＝101013且つREAD＝Ｌ バツフア出力：アドレス＝10101X且つREAD＝
Ｌ 入力レジスタラツチ：アドレス＝10101X以外且
つREAD＝Ｌ レジスタボードは上16ビツトが1011のとき、ボ
ードが指定されたと判断する。

レジスタボードは10110として指定されたとき
は、ポインタの値０にクリアする。

10111として指定されたときはポインタの値を
インクリメントする。

10102として指定されたときはポインタの値を
ポインタの指すRAMのセルに格納する。出力は
入力レジスタの値と同じとなる。

10103として指定されたときは入力レジスタの
値をポインタの指すRAMのセルに格納する。ポ
インタは格納後インクリメントする。出力は、入
力レジスタの値と同じになる。

10104として指定されたときはポインタの指す
RAMの内容を出力する。

10105として指定されたときはポインタの指す
RAMの内容を出力する。ポインタは出力後イン
クリメントする。

以上のようにして、アドレスを変更することに
より、データ演算部の各ボードにおいて実行され
る処理の内容を変更することができるものであ
る。

本発明の他の変形例が第８図を参照しつつ以下
に説明される。前述の各実施例では、演算の制御
は全てリード命令を使用しており、リード命令を
受けたボードは、必ず何らかのデータを出力し、
他の演算ボードはそのデータをラツチするように
なつている。ところが、演算ボードの動作のなか
には、有効な出力がないものもある。例えばレジ
スタボードのRAMへのライト動作では、回路方
式によつては、出力が不定となつてしまうものが
ある。例えば第６図のレジスタボードではRAM
７３への書込み時にデータ出力D0は高インピー
ダンスになるので、演算部バス１１に出力される
値は不定になつてしまう。この動作をリード指令
で実行させると、他の演算ボードの入力レジスタ
にラツチされる値は不定となつてしまう。この結
果、演算の途中結果をRAM７３に格納する必要
がある場合、この方式では、データが不定となつ
てしまうので演算が中断してしまう。

よつて他の演算ボードの入力レジスタの値を壊
さずに、RAMにデータを書き込むことが可能な
構成が必要とされる。第８図の変形例はかかる問
題的を解決するためのものである。この変形例で
はCPUボード１のライト命令に反応して、アド
レス指定されたボードのみがそのボード特有の処
理を行うようにしている。すなわち、第８図に図
示するように、ライト指令を伝えるライト信号線
を演算部バス１１に追加する。ライト信号線に
は、アドレスで指定されたボードだけが反応す
る。他のボードはこれを無視する。すなわち、ラ
イト信号線にパルスが載つても、入力レジスタに
データをラツチすることはしない。

こうすると、レジスタボードにデータを書き込
むときにも、ライト信号を使用することにより、
他の演算ボードの入力レジスタの値を破壊するこ
とがなくなり、演算を継続することができる。

第８図のレジスタボードにおいては、デコーダ
７１はアドレス信号及びライト信号に対して以下
のような出力を発生する。

ポインタCLR：アドレス＝101011 且つ
WRITE＝Ｌ ポインタINC：アドレス＝101012且つWRITE＝
Ｌ RAM WR：アドレス＝101013且つWRITE＝Ｌ バツフア出力：アドレス＝10101X且つREAD＝
Ｌ 入力レジスタクラツチ：アドレス＝10101X以外
且つREAD＝Ｌ 他の演算ボードも同様に、以下の指針に基づい
て製作される。すなわち、データを出力するの
は、アドレス線で自ボードが指定され、READ
＝Ｌのときとする。入力レジスタにラツチするの
は、アドレスが自ボード以外を指定し、READ
＝Ｌのときとする。この場合、データはリード信
号の立上りでラツチされる。データを出力しない
で、その演算ボード特有の処理をするときにはラ
イト命令を用いる。

第１０図は本発明の更に他の変形例を説明する
ための図であり、CPUバスインタフエース５の
変更構成を示したものである。この変形例は以下
のような問題に対処するためのものである。

すなわち、CPUが出力するデータのなかには、
演算対象のデータではなく、演算ボードの設定
用、例えばポインタの値のものもある。このデー
タは、全演算ボードに放送するものではなく、特
定の演算ボードにのみ転送できれば十分である。
リード命令でこのデータを転送しようとすると、
CPUインタフエース５にデータをセツトし、次
にCPUインタフエース５のアドレスを指定して
リード命令を発するという２段階が必要である。
これは時間が無駄である。

また、リード命令で、ある演算ボードの設定用
データを転送する方式では、アドレスで指定され
ない演算ボードもその設定用データを入力レジス
タにラツチしてしまう。すなわち、それまで有効
なデータが入力レジスタに確保してあつたとして
も、そのデータは上書きされて消えてしまう。し
たがつてデータ演算のプロセス中に演算ボードを
設定し直すことができなくなつてしまう。

以上のことを具体例をあげて更に詳しく説明す
る。データ演算部の構成は第９図のようになつて
いるものとする。すなわち、CPUインタフエー
スボード２３０、演算ボード２８４〜２８６を含
んでいる。

第９図の構成の演算部分で、演算対象のデータ
はボード２８４のRAM内に格納されているもの
とする。処理内容は、演算ボード２８４に格納さ
れているデータを順次読み出し、演算ボード２８
５の演算器で処理し、演算ボード２８６のRAM
に格納することである。演算ボード２８５におけ
る演算器の処理内容は、「データが1000以上の時、
データから512を引く。そうでないときには、デ
ータに512を加える。」というものとする。演算器
へのこの命令はROM内にすでに格納されている
ものとする。すなわちROMのアドレス０には
1000とデータを比較したステータスを出力する命
令、ROMのアドレス１にはデータから512を引
き結果を出力する命令、アドレス１０にはデータ
に512を加える命令が格納されているものとする。

まずCPUは演算ボード２８４〜２８６のポイ
ンタをクリアする。

次に演算ボード２８４をアドレス指定してリー
ド命令を発する。演算ボード２８４のRAMに格
納されていたデータは、演算部バス１１に出力さ
れ、そのデータはボード２８５，２８６の入力レ
ジスタにラツチされる。

次に演算ボード２８５をアドレス指定してリー
ド命令を発する。アドレスの下４ビツトで指定す
る機能を演算実行及びポインタインクリメントと
すると、演算器はアドレス０の命令を実行し、そ
の後ROMを指すポインタはインクリメントされ
る。アドレス０の命名は、1000とデータを比較
し、ステータスを出力する命令であつた。演算器
はデータと1000とを比較し、大小をステータスと
して、演算部バス１１に出力する。CPUは実行
結果のステータスをみてデータが1000より大きか
つたかどうかを判断することができる。

1000より大きかつた場合は、演算ボード２８５
をアドレス指定してリード命令を発する。アドレ
スの下４ビツトで指令する機能を演算実行及びポ
インタインクリメントとすると。演算器はアドレ
ス１の命令を実行し、その後ROMを指すポイン
タをインクリメントする。アドレス１の命令は、
データから512を引くものであつたので、演算器
はそれを実行し、出力はその結果となる。この結
果は同時にボード２８６の入力レジスタにラツチ
されるので、ボード２８６にう入力レジスタの内
容をRAMに書き込むように、アドレスの下４ビ
ツトで機能指定して、リード命令を発する。これ
で１サイクルの命令が終了した。

ここで問題となるのはボード２８４から読んだ
データが1000より小さい場合である。この場合、
演算ボード２８５のポインタの値を10の更新し
て、ROMが512を加える命令を出力するように
しなければならない。ポインタを10にするには、
通常はCPUがCPUインタフエースボード２３０
のレジスタ〓に10をセツトし、データ演算部のバ
スに送り出せばよいが、この場合は、そうすると
ボード２８５の入力レジスタ〓の内容が10に書き
換えられてしまう欠点がある。ポインタは10に書
き換わつても、肝心のデータが消えてしまうので
ある。よつてデータを書き換えずに、ポインタだ
け書き換える方法が必要となる。

第１０図に示されたCPUバスインタフエース
ボードが第５図のものと異なる点は、CPUバス
のデータの下16ビツトがバツフアゲート(3)を介し
て直接に（すなわち出力レジスタ５１を通らず
に）、演算部バス１１に送出できるようになつて
いることである。この場合、バツフアゲート(2)は
このCPUバスインタフエースボード５をアドレ
ス指定してリード指令が発された時に開く。また
バツフアゲート(3)はライト指令が発された時に開
くようになつている。

かかる構成にすると、CPUがライト命令を発
した時は、CPUが出力するデータはバツフアゲ
ート(3)を通つてそのまま演算部バス１１に載る。
そしてライト命令に対してはアドレス指定された
ボードだけが反応するものであるから、当該アド
レス指定されたボードだけがCPUからのデータ
を受け取ることとなり、他のボードは動作しな
い。

これによりCPUバスインタフエースボード５
に設定用データをセツトすることなく直接に、目
的とする演算ボードにデータを転送できるので、
処理の高速化が図れる。またこの特定のボードへ
のデータ設定動作により他のボードの入力レジス
タに保持されていた有効なデータが破壊されるこ
とも防止できる。

第１１図は本発明の更に他の変形例を示す図で
ある。前述の各実施例ではCPUがデータ演算部
のボードのデータを読み出す場合、当該ボードの
データをCPUバスインタフエースボード５の入
力レジスタに一旦保持させ、しかる後にCPUバ
スインタフエース５をアドレス指定してデータの
読み出しを行つている。

この方式だと、演算対象外のデータ（例えば、
演算ステータス、オーバーフロー等を示す）を
CPUが読み込む時にも一旦CPUバスインタフエ
ースボード５の入力レジスタ５２を経由すること
になり、処理が遅くなる。一方、演算対象データ
以外のデータは、再利用する必要のないデータな
ので、入力レジスタ５１にラツチする必要はない
ものである。

本変形例はこの点に鑑み改善を行つたものであ
り、第１１図に示す如くCPUバスインタフエー
スボード５を変更している。すなわち、演算部バ
ス１１のデータの下16ビツトを入力レジスタ５２
を介さず直接にCPU部バス１０に導く経路を新
たに設ける。そしてCPUがリード指令を発した
とき（リード信号線がLOWになつたとき）、アド
レス信号でCPUバスインタフエースボード５を
指定していればバツフア(4)〜(6)の何れかが開き、
一方、アドレス信号でCPUバスインタフエース
ボード５以外を指定していればバツフア(7)が開く
ように構成する。

かかる構成にすれば、CPUがリード命令を発
したときは、演算部バス１１上のデータはCPU
バスインタフエースボード５の入力レジスタ５２
にラツチされるだけでなく、そのデータの一部
（例えば下16ビツト）がCPU部に直接に転送され
ることになる。よつてCPUは演算対象データ以
外のデータを読み出すときは、直接送られてくる
範囲のデータに限つては入力レジスタ５２の内容
を再び読む必要がなくなり、この分、高速化が図
られる。

なお、CPUが直接に読むデータ位置は予め定
めておき、ステータス等はその範囲に送出される
ように回路を設計する。このようにすることによ
り演算対象データ以外のデータを読み出すときは
入力レジスタ５２を読む必要がなくなり、CPU
がデータ演算部の状態を直接に監視することが可
能となる。

第１２図は本発明の更に他の変形例である。前
述の各実施例では、データ演算部のデータの一部
（例えば、上16ビツト）を修正しようとする場合、
CPUバスインタフエースボード５の入力レジス
タ５２にラツチされたデータを出力レジスタ５１
に複写することによりこれを行うことができる
が、この場合、修正箇所以外の部分のデータも入
力レジスタ５２から出力レジスタ５１に複写する
必要があり、この修正の必要のない部分の複写時
間分、実行時間が長くなる。

第１２図はかかる問題点を解決した変形例の
CPUバスインタフエースボードの構成を示す図
である。この変形例では前述の各実施例における
入力レジスタ５２と出力レジスタ５１を入出力レ
ジスタ５５の１組にまとめ、この入出力レジスタ
５５へのデータ入力をセレクタ（MPX）５６に
よつてCPU部側またはデータ演算部側の何れ側
からも可能なように切り換えられるよう構成して
あり、これによりデータ演算部の48ビツトデータ
を16ビツト毎の部分修正が可能なようにしてあ
る。

なお、この変形例は前述したバツフア(3)を通る
データ経路およびバツフア(7)を通るデータ経路を
備えており、それぞれ第１０図および第１１図に
より説明した機能も持つように構成されている。

第１２図における各素子の機能は次の如くであ
る。

セレクタ５６は、入出力レジスタ５５にラツチ
するデータを選択するためのものである。ライト
指令時はＡ側（CPU部のデータ）、リード指令時
はＢ側（演算部のデータ）を選択する。

バツフア(2)は３ステートバツフアであり、
CPUインタフエースボード５をアドレスで指定
し、かつリード指令を発せられたときにデータを
出力する。

バツフア(3)は３ステートバツフアであり、ライ
ト信号が発せられたときに、CPUが出力したデ
ータを、演算部バス１１の下16ビツトに転送す
る。

バツフア(4)〜(6)は３ステートバツフアであり、
リード信号が発せられ、アドレスでCPUインタ
フエースボード５が指定されたときに、何れかが
開く。どのバツフアが開くかはアドレスの下位ビ
ツトで指定する。

バツフア(7)は３ステートバツフアであり、リー
ド信号が発せられ、アドレスでCPUインタフエ
ースボード５以外が指定されたときに開くもので
ある。

バツフア(8)は電流増強用のバツフアである。
CPU部から転送されたアドレスデータを演算部
に送り出す。またバツフア(9)、(10)も電流増強用の
バツフアであり、CPU部から転送されたリード
信号、ライト信号を演算部に送り出す。

の入出力レジスタ５５は、16ビツトラツチで
あり、演算部バスの上16ビツトのデータをラツチ
する。

の入出力レジスタ５５は、16ビツトラツチで
あり、演算部バスの中16ビツトのデータをラツチ
する。

の入出力レジスタ５５は、16ビツトラツチで
あり、演算部バスの下16ビツトのデータをラツチ
する。

以上の機能をまとめたものが第１３図のCPU
インタフエースの真理値テーブルに示され、また
各機能の説明図が第１４図に示される。

この第１２図の変形例によれば、CPU部イン
タフエースボード５以外を指定してリード指令を
発したときには、入出力レジスタ５５にデータを
ラツチする。また、CPU部からデータ演算部に
データを送出するにも、入出力レジスタ５５を使
用する。データ演算部のデータを読むと、データ
は入出力レジスタ５５にラツチされるので、必要
な部分のみ入出力用レジスタ５５を書き換えるこ
とが可能となり、複写の必要はなくなる。

［発明の効果］ 本発明によれば、小さい単位での処理を高速で
実行することに適した構成の高速演算装置が実現
される。

【図面の簡単な説明】

第１図は本発明に係る原理ブロツク図、第２図
は本発明に係る原理説明図、第３図は本発明に係
るタイムチヤート、第４図は本発明の一実施例と
しての高速演算装置を示すブロツク図、第５図は
第４図におけるCPUバスインタフエースボード
の構成例を示す図、第６図、第７図は本発明の変
形例を説明する図、第８図はライト命令を用いる
本発明の他の変形例の説明する図、第９図、第１
０図はデータの直接設定を可能にした本発明の更
に他の変形例を説明する図、第１１図はデータの
直接読み出しを可能にした本発明の更に他の変形
例を説明する図、第１２図〜第１４図はデータの
一部修正を迅速に行える本発明の更に他の変形例
を説明する図、第１５図〜第１７図は従来の演算
回路を示す図である。 １……CPUボード、２……メモリボード、３
……ROMボード、４……演算部インタフエース
ボード、５……CPUバスインタフエースボード、
６……演算ボード、７……レジスタボード、８…
…２次元ROMボード、９……データ入出力イン
タフエースボード、１０……CPU部バス、１１
……演算部バス、５１……出力レジスタ、５２…
…入力レジスタ、５５……入出力レジスタ、５６
……セレクタ。

Claims (1)

1. 【特許請求の範囲】 １ プロセツサ２６を含む制御部２１と、 各々アドレス付与された複数の機能ユニツト２
   ８（１）〜２８（ｎ）が演算部バス２４で相互結
   合された演算部２２とを備え、 該制御部２１と該演算部２２とがインタフエー
   ス部２３で結合され、 該プロセツサ２６が該演算部２２の機能ユニツ
   トにアドレス指定して発した第１の制御命令に対
   して、 該アドレス指定された機能ユニツトは自己の処
   理データを該演算部バス２４に出力し、 アドレス指定されなかつた機能ユニツトは該演
   算部バス２４のデータを、各々の所定機能を実行
   するために取り込むように構成された高速演算装
   置。 ２ 一つの機能ユニツトに複数のアドレスが割り
   当てられており、この機能ユニツトはアドレス指
   定されたときに指定アドレス毎に異なる機能を実
   行するように構成された請求項１記載の高速演算
   装置。 ３ 該プロセツサ２６が該演算部２２の機能ユニ
   ツトにアドレス指定して発した第２の制御命令に
   対して、該アドレス指定された機能ユニツトのみ
   が所定の機能を実行するように構成された請求項
   １または２記載の高速演算装置。 ４ 該プロセツサ２６が該演算部２２の機能ユニ
   ツトにアドレス指定して発した第２の制御命令に
   対して、 該インタフエース部２３は該制御部２１からの
   データの少なくとも一部をそのまま該演算部２２
   の演算部バス２４に載せるように構成された請求
   項３記載の高速演算装置。 ５ 該プロセツサ２６から発された第１の制御命
   令に対して、該インタフエース部２３は該演算部
   の演算部バス２４上のデータの少なくとも一部を
   そのまま該制御部２１に転送するように構成され
   た請求項１〜４の何れかに記載の高速演算装置。 ６ 該インタフエース部２３は入出力兼用の入出
   力レジスタと該入出力レジスタへのデータ入力を
   該制御部２１からのデータあるいは該演算部２２
   からのデータの何れかに切り換えるセレクタとを
   備え、それによりこの入出力レジスタ上で、演算
   部のデータ内容の一部修正を行えるように構成さ
   れた請求項１〜５の何れかの項記載の高速演算装
   置。