JP2002163104A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】マイクロコンピュータのプログラムをＣ言語の
ような高級言語で記述する場合、アセンブリ言語で記述
する場合よりプログラム容量が大きくなる。既存のＣＰ
Ｕと互換性を維持しつつ、メモリ上のフラグの設定を容
易にしてプログラム容量を縮小し、高速化を図る。 【解決手段】指定したメモリからデータをリードする命
令コードと、汎用レジスタ上の所定のビットに無条件の
ビット操作を行う命令コードを組み合わせ、後者の汎用
レジスタを指定するフィールドを条件フィールドとし
て、条件付でビット操作を行う命令機能を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマイクロコンピュー
タ乃至はマイクロコントローラ、またはデータ処理装置
或いは半導体集積回路装置にかかり、特に機器組込み型
の、これらの中央処理装置（ＣＰＵ）などに利用して有
効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路でなるマイクロコンピュ
ータは、アドレス空間の拡張や、命令セットの拡大、高
速化などが図られてきた。マイクロコンピュータのＣＰ
Ｕは、ソフトウェアによってその機能を定義されている
から、アドレス空間の拡張や、命令セット拡大、高速化
などを図ったマイクロコンピュータにおいても、既存の
マイクロコンピュータのソフトウェア資産を有効に利用
できることが望ましい。

【０００３】このため、オブジェクトレベルで互換性を
保ちつつ、アドレス空間の拡張や、命令セット拡大を実
現した例として、例えば、特開平６−５１９８１号公報
乃至は平成５年６月（株）日立製作所発行『Ｈ８／３０
０Ｈシリーズプログラミングマニュアル』などがある。
この中で、いわゆるロードストア型アーキテクチャを採
用することが、命令セットの拡張を図る上で有効である
ことが示されている。

【０００４】また、上記ＣＰＵのように２ステートで基
本命令を実行していたものの互換性を保ちつつ１ステー
トで基本命令を実行するように高速化し、さらに、ＣＰ
Ｕとは独立した乗算器を内蔵して高速化を図った例とし
て、特開平８−２６３２９０号公報或は平成７年３月
（株）日立製作所発行『Ｈ８Ｓ／２６００シリーズＨ８
Ｓ／２０００シリーズプログラミングマニュアル』など
がある。

【０００５】上記の技術などによって、単位時間のＣＰ
Ｕまたはマイクロコンピュータの処理能力が向上する。
これにより、マイクロコンピュータの応用システムの制
御処理を高速化でき、マイクロコンピュータによって制
御される機器の高速化や高機能化、高精度化、或は、従
来複数の半導体集積回路（マイクロコンピュータ）で構
成したものを、統合したりすることによる小型化などを
図ることができる。また、特に、割込みに対する応答時
間を短縮することによって、種々の機器を制御する場合
の時間的な精度、いわゆるリアルタイム性を向上するこ
とができる。

【０００６】本発明者は、互換性を維持して、ソフトウ
ェア資産を有効に利用できるようにしつつ、また、論理
的物理的規模の増大を最小限にし、かつ消費電力の増大
も最小限にして、機器組み込み型マイクロコンピュータ
として、更に高速処理を可能とすることを検討した。

【０００７】本発明者は、先願（特願平１１−１５１８
９０）において、以下の提案を行った。

【０００８】既存の、メモリ−レジスタ間の転送命令の
単数または複数、レジスタ−レジスタ間の演算命令、の
内、複数の命令コードを組合せ、これを結合させる前置
コードを持って、メモリ上の演算を可能にする。

【０００９】即ち、前記前置コードに続いて、メモリ−
レジスタ間命令を実行する場合は、汎用レジスタではな
く、ＣＰＵ内の、テンポラリレジスタの様な、プログラ
ム上解放されていないラッチ手段とメモリの間でデータ
転送を行なう。

【００１０】更に、引き続きレジスタ−レジスタ間の演
算命令を実行する場合は、演算対象の内の単数または複
数のデータを前記ラッチ手段から読み出すようにする。

【００１１】演算結果のメモリに格納する命令の場合に
は、前記転送命令で使用したメモリのアドレスは、別の
ラッチ手段（ＴＲＡ）に格納し、上記演算命令の演算結
果を前記ラッチ手段に格納する。引き続き、メモリ−レ
ジスタ間の転送命令を生成し、前記アドレスを格納した
ラッチ手段の内容をアドレスとして、前記演算結果を格
納したラッチ手段の内容をデータとして、メモリへの書
込みを行なう。

【００１２】これによって、メモリ−レジスタ間の転送
命令、レジスタ−レジスタ間の演算命令などの命令コー
ドは既存のものであるから、単独では従来同様に動作
し、既存の命令実行を阻害することがない。また、既存
の命令のみを使用していれば、既存のソフトウェア資産
を有効に利用できる。

【００１３】汎用レジスタやロードストアアーキテクチ
ャなどの既存のＣＰＵのメリットを損なうことがない。

【００１４】前記前置コードは、アドレッシングモード
や演算の内容によらず共通に使用できるから、追加する
命令コードを最低限にすることができる。また、前置コ
ードに、そのほかのデータサイズなどの情報を持たせる
ことによって、全体的な命令コード長を短縮できる。

【００１５】メモリからラッチ手段へのデータ読み込
み、演算、ラッチ手段の内容に基づくメモリへのライト
は既存の命令と、使用するレジスタが相違するのみであ
るから、既存の命令動作を大きく変更することなく、利
用できる。これによって、メモリ上のデータへの演算を
可能にすることによる論理規模の増加を最小限にするこ
とができる。

【００１６】メモリ上のデータを演算可能とすることに
よって、直接処理できるデータ量を増加でき、また、汎
用レジスタの待避／復帰などを省くことができ、処理速
度を向上することができる。

【００１７】一方、機器制御用のマイクロコンピュータ
において、ＣＰＵの処理は、外部入力状態に適合するよ
うに行われる。これは、入出力ポートの状態や、周辺機
能のフラグや、内蔵ＲＡＭなどに保持した、処理状態を
示すビットの状態に応じて、プログラムを分岐すること
によってなされる。

【００１８】同様に、プログラムの実行に従って、処理
状態などに応じて、前記ビットやフラグをセットした
り、クリアしたりする。

【００１９】処理状態に応じるために、条件分岐命令が
用いられる。条件分岐命令は、それ自体、直接的な処理
（転送／演算など）は行わないから、分岐した先での処
理が短い場合にはオーバヘッドが相対的に大きくなって
しまう。

【００２０】比較結果乃至演算結果に従って、次の命令
を実行するかしないかを切替えるものも知られている。
しかしながら、この場合は、次の命令しか制御しないか
ら、比較結果乃至演算結果に従って、複数の処理を切替
える場合には対応できない。

【００２１】また、マイクロコンピュータのＣＰＵに
は、前記ビットやフラグといったビット単位のデータを
容易に操作できるように、いわゆるビット操作命令を持
っている。ビットデータの状態を検査するビットテスト
（ＢＴＳＴ）命令、ビットデータの値を変更するビット
セット（ＢＳＥＴ）命令、ビットクリア（ＢＣＬＲ）命
令、ビットノット（ＢＮＯＴ）命令などがあり、更に、
キャリ（Ｃ）フラグをビットアキュムレータとして、ビ
ット転送や、ビット演算を行う命令を持つものがある。

【００２２】また、マイクロコンピュータのプログラム
を、Ｃ言語のような高級言語で記述することが増えてき
ている。高級言語で記述する場合、アセンブリ言語で記
述する場合に比較して、プログラム容量が大きくなりや
すい。

【００２３】

【発明が解決しようとする課題】本発明が解決しようと
する課題は、論理的・物理的規模の増大を最小限とし、
既存のＣＰＵと互換性を維持しつつ、メモリ上のフラグ
の設定を容易にすることにある。即ち、プログラム容量
を縮小し、高速化を図ることである。

【００２４】また、既存の、メモリ−レジスタ間の転送
を行なう命令コード、レジスタに対する演算命令コード
を組合せ、これを結合させる前置コード（前置命令コー
ド、制御コードともいう）を以ってメモリ上のデータに
対する演算命令を実現する場合などに、命令コード長を
増加させることなく、更に、多様な命令機能を実現する
ことにある。

【００２５】ＣＰＵの使い勝手の向上、プログラム容量
の縮小、及び処理性能の向上を実現することにある。

【００２６】本発明の前記ならびにそのほかの目的と新
規な特長は、本明細書の記述および添付図面か明らかに
なるであろう。

【００２７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。

【００２８】第１の発明は、既存の、メモリ−レジスタ
間の転送を行なう命令コード、レジスタに対する演算命
令コードを組合せ、これを結合させる前置コードを以っ
て、新規のメモリ−レジスタ間の演算命令を実現するよ
うにするとともに、単独の命令として実行する場合のレ
ジスタフィールドに、別の修飾情報を定義する。この別
の修飾情報は、当該命令コード又は後続の命令コードを
修飾するようにする。

【００２９】前記前置コードに続いて、メモリ−レジス
タ間転送命令を実行する場合は、汎用レジスタではな
く、ＣＰＵ内の、テンポラリレジスタやデータバッファ
の様な、プログラム上解放されていないラッチ手段とメ
モリの間でデータ転送を行うようにするとき、データを
格納する先は固定的なラッチ手段であり、汎用レジスタ
を指定する必要がないから、メモリ−レジスタ間転送命
令を単独の命令として実行する場合に、データを格納す
る汎用レジスタを指定するフィールド（ビット列）を別
の情報として、当該命令コード乃至後続の命令コードの
動作を変更（修飾）するようにする。当該命令コードを
修飾する場合には、当該命令コードが、結合された命令
の一部である情報（ＭＯＤＳ、ＭＯＤＤ）を参照して、
前記修飾情報も含めて命令デコードを行うようにする。
後続の命令コードを修飾する場合には、当該命令コード
が、結合された命令の一部である情報（ＭＯＤＳ、ＭＯ
ＤＤ）を参照して、前記修飾情報に基づいた修飾情報
（ＭＯＤＯＰＴ）を出力する。

【００３０】更に、前記前置コード及びメモリ−レジス
タ間転送命令に引き続きレジスタ−レジスタ間の演算命
令を実行する場合は、演算対象の内の単数または複数の
データを前記ラッチ手段から読み出すようにし、汎用レ
ジスタ（の番号）を指定するフィールド（ビット）を別
の情報として、当該命令コード乃至後続の命令コードの
動作を変更するようにする。当該命令コードが、結合さ
れた命令の一部である情報（ＭＯＤＳ、ＭＯＤＤ）を参
照して、前記修飾情報も含めて命令デコードを行うよう
にする。

【００３１】第２の発明は、ビットセット（ＢＳＥ
Ｔ）、ビットクリア（ＢＣＬＲ）、ビット転送（ＢＳ
Ｔ）を条件付きで実行する命令を有するようにする。条
件はコンディションコードレジスタの所要のフラグ
（Ｃ、Ｖ、Ｚ、Ｎ）の状態を設定する。即ち、一般的に
は、条件付ビットセット命令は、 BSET/cc #n1,@aa1 と記述され、例えば、ゼロフラグ（Ｚ）が１のとき、を
条件とする場合（ＥＱ＝ｅｑｕａｌ）には、 BSET/EQ #n1,@aa1 と記述され、本命令実行時には、条件が成立している場
合に、デスティネーションのロケーション（アドレスａ
ａ１）の所定のビット（ビットｎ１）を１にセットす
る。条件が不成立の場合には、デスティネーションのロ
ケーションのデータは保持されるようにする。

【００３２】同様に、条件が成立したときのみ所定のビ
ットをクリアする命令は、 BCLR/cc #n1,@aa1 である。また、条件が成立したときに、デスティネーシ
ョンのロケーション（アドレスａａ１）の所定のビット
（ビットｎ１）を１にセットし、不成立のときは０にク
リアする命令は、 BST/cc #n1,@aa1 である。

【００３３】かかる命令は、コンディションコードレジ
スタの条件となっているフラグ（Ｃ、Ｖ、Ｚ、Ｎ）に影
響を与えないようにする。

【００３４】このため、ビット番号を検知する手段と、
条件の成立／不成立を検知する手段と、前記検知された
ビット番号の所定のビット状態とする手段を有するよう
にする。

【００３５】上記条件付きビット操作命令によって、Ｃ
言語で記述された以下のプログラム if(temp ！= xyz) flag ＆= 0xfd; else flag ｜= 0x02; は、ｔｅｍｐを汎用レジスタＲ０に保持しているものと
して、 CMP.W #xyz,R0 BST/EQ #1,@flag と記述することができる。不一致のとき、ビット１が０
にクリアされ、一致のとき、ビット１が１にセットされ
る。

【００３６】分岐命令を不要とし、より簡単なプログラ
ムとし、プログラム容量の縮小や高速化に寄与できる。
例えば、従来技術によれば、 CMP.W #xyz,R0 BEQ L1 BCLR #1,@flag BRA L2 L1 BSET #1,@flag L2 となる。

【００３７】更に、本発明によれば、排他的な条件でな
かったり、セットする条件が異なる場合、即ち、 if(temp ！= xyz) flag0 ＆= 0xfd; else flag1 ｜= 0x02;のように、条件に
よって別のフラグを操作する場合は、 CMP.W #xyz,R0 BCLR/NE #1,@flag0 BSET/EQ #1,@flag1 と記述することができる。ＢＣＬＲ／ＮＥ命令によっ
て、フラグに影響を受けない、即ち、ＣＭＰ．Ｗ命令の
実行結果が保持するようにして、この実行結果に従った
ＢＳＥＴ／ＥＱ命令を実行可能である。

【００３８】コンディションコードのような演算結果を
反映するフラグの条件を参照して、所望のデータのセッ
ト／クリア／保持を選択可能な命令は、動作を規定する
フィールド（オペレーションフィールド）を複数に分割
し、これを命令コードの基本単位上の別のワードで実現
し、かかるワードを、独立して使用可能な別の命令の命
令コード、乃至、別の命令の命令コードの一部と共通に
する。

【００３９】かかる命令コードの第１のワードは、テン
ポラリレジスタやデータバッファの様な、プログラム上
解放されていないラッチ手段とメモリの間でデータ転送
を行なう。第２のワードは、前記コンディションコード
の指定した状態に従って、前記データの操作（所望のビ
ットのセット／クリア／保持）を行うようにする。

【００４０】上記命令コードの第２のワードは、独立し
て使用可能な別の命令の命令コードとして使用する場合
の、汎用レジスタを指定するフィールド（ビット列）
に、前記条件を指定する情報を定義する。

【００４１】当該命令コードが、結合された命令の一部
である情報（ＭＯＤＤ）を参照して、前記条件を判定
し、セット／クリア／保持を選択する。

【００４２】

【発明の実施の形態】図１に、本発明の適用されたマイ
クロコンピュータのブロック図を示す。マイクロコンピ
ュータは、シングルチップ型であり、全体の制御を司る
ＣＰＵ、割込コントローラ（ＩＮＴ）、ＣＰＵの処理プ
ログラムなどを格納するメモリであるＲＯＭ、ＣＰＵの
作業領域並びにデータの一時記憶用及びスタック用のメ
モリとすることができるＲＡＭ、タイマ、シリアルコミ
ュニケーションインタフェース（ＳＣＩ）、Ａ／Ｄ変換
器、第１乃至第９入出力ポート（ＩＯＰ１〜ＩＯＰ
９）、クロック発振器（ＣＰＧ）の機能ブロック乃至は
モジュールから構成され、公知の半導体製造技術により
１つの半導体基板上に形成される。

【００４３】かかるマイクロコンピュータは、電源端子
として、グランドレベル（Ｖｓｓ）、電源電圧レベル
（Ｖｃｃ）、アナロググランドレベル（ＡＶｓｓ）、ア
ナログ電源電圧レベル（ＡＶｃｃ）、の他専用制御端子
として、リセット（ＲＥＳ）、スタンバイ（ＳＴＢ
Ｙ）、モード制御（ＭＤ０、ＭＤ１）、クロック入力
（ＥＸＴＡＬ、ＸＴＡＬ）端子を有する。

【００４４】ＣＰＧの端子ＥＸＴＡＬ、ＸＴＡＬに接続
される水晶発振子またはＥＸＴＡＬ端子に入力される外
部クロックに基づいて生成される基準クロック（システ
ムクロック）に同期して、マイクロコンピュータは動作
を行う。この基準クロック１周期をステートと呼ぶ。

【００４５】マイクロコンピュータの機能ブロックは、
内部バスによって相互に接続される。バスの制御を行な
うバスコントローラ（不図示）を内蔵している。内部バ
スはアドレスバス・データバスの他、リード信号・ライ
ト信号・バスサイズ信号を含み、これらはバスコマンド
（ＢＣＭＤ）としてコード化される。

【００４６】かかる機能ブロックやモジュールは内部バ
スを介して、ＣＰＵによってリード／ライトされる。内
部バスのデータバス幅は３２ビットとする。内蔵ＲＯ
Ｍ、ＲＡＭリード／ライトを１ステートでリード／ライ
ト可能とする。

【００４７】タイマ、ＳＣＩ、Ａ／Ｄ変換器、ＩＯＰ１
〜ＩＯＰ９、ＳＹＳＣ、ＩＮＴ、ＣＰＧなどが有する制
御レジスタを総称して、内部Ｉ／Ｏレジスタと呼ぶ。こ
れらには、ビット単位で意味を持つビットやフラグが含
まれる。例えば、入出力ポートや、割込み要因フラグな
どがある。また、内蔵ＲＡＭなどにも適宜、所定のアド
レスの所定のビットにフラグが割当てられる。これら
は、Ｃプログラムでは、構造体としてビットフィールド
宣言して取り扱われる。

【００４８】各入出力ポートは、アドレスバス、データ
バス、バス制御信号あるいはタイマ、ＳＣＩ、Ａ／Ｄ変
換器の入出力端子と兼用されている。すなわち、タイ
マ、ＳＣＩ、Ａ／Ｄ変換器は、それぞれ入出力信号を有
し、入出力ポートと兼用にされた端子を介して、外部と
入出力されるものである。例えばＩＯＰ５、６は、タイ
マの入出力端子と兼用、ＩＯＰ７はＳＣＩの入出力端子
と兼用にされている。アナログデータの入出力（ＡＩＮ
０〜ＡＩＮ７）端子は、ＩＯＰ８と兼用にされている。
外部割込み入力は、ＩＯＰ９と兼用にされている。

【００４９】かかるマイクロコンピュータにリセット信
号ＲＥＳが与えられると、ＣＰＵを始めとし、マイクロ
コンピュータはリセット状態になる。このリセットが解
除されると、モード制御で指定された動作モード（シン
グルチップ、外部バス拡張、内蔵ＲＯＭ有効など）とさ
れ、ＣＰＵは所定のアドレス（ベクタアドレス）からス
タートアドレスをリードして、このスタートアドレスか
ら命令のリードを開始するリセット例外処理を行う。こ
の後、ＣＰＵは逐次、ＲＯＭなどから命令をリードし、
解読して、その解読内容に基づいて、フラグやビットの
判定や操作を含む、データの処理或はＲＡＭ、タイマ、
ＳＣＩ、Ａ／Ｄ変換器、入出力ポートなどとのデータ転
送を行う。即ち、ＣＰＵは、タイマ、ＳＣＩ、Ａ／Ｄ変
換器、入出力ポートなどから入力されるデータ或は機器
の状態や指示（スイッチ、ボリュームなど）を参照しつ
つ、ＲＯＭなどに記憶されている命令に基づいて処理を
行い、その結果に基づいて、入出力ポート、タイマなど
を使用しつつ、外部に信号を出力し、機器の制御を行う
ものである。

【００５０】割込みコントローラ（ＩＮＴ）は、タイ
マ、ＳＣＩ、Ａ／Ｄ変換器、外部入力の各割込み信号を
入力して、割込み要求信号をＣＰＵに出力する。

【００５１】ＣＰＵに割込要求信号が与えられると、Ｃ
ＰＵは実行中の処理を中断して、割込み例外処理状態を
経て、所定の処理ルーチンに分岐し、所望の処理を行
い、割込要因をクリアしたりする。所定の処理ルーチン
の最後には、通常復帰命令がおかれ、この命令を実行す
ることによって前記中断した処理を再開する。

【００５２】割込み例外処理の実行時には、後述のプロ
グラムカウンタ（ＰＣ）やコンディションコードレジス
タ（ＣＣＲ）などがＲＡＭなどに退避され、復帰命令実
行時に上記プログラムカウンタ（ＰＣ）やコンディショ
ンコードレジスタ（ＣＣＲ）などが復帰される。

【００５３】図２に、ＣＰＵに内蔵されている汎用レジ
スタ及び制御レジスタの構成例（プログラミングモデ
ル）を示す。

【００５４】ＣＰＵは、３２ビット長の汎用レジスタを
８本持っている。汎用レジスタは、すべて同機能を持っ
ており、アドレスレジスタとしてもデータレジスタとし
ても使用することができる。

【００５５】データレジスタとしては３２ビット、１６
ビットおよび８ビットレジスタとして使用きる。アドレ
スレジスタおよび３２ビットレジスタとしては、一括し
て汎用レジスタＥＲ（ＥＲ０〜ＥＲ７）として使用す
る。１６ビットレジスタとしては、汎用レジスタＥＲを
分割して汎用レジスタＥ（Ｅ０〜Ｅ７）、汎用レジスタ
Ｒ（Ｒ０〜Ｒ７）として使用する。これらは同等の機能
を持っており、１６ビットジスタを最大１６本まで使用
することができる。なお、汎用レジスタＥ（Ｅ０〜Ｅ
７）を、特に拡張レジスタと呼ぶ場合がある。８ビット
レジスタとしては、汎用レジスタＲを分割して汎用レジ
スタＲＨ（Ｒ０Ｈ〜Ｒ７Ｈ）、汎用レジスタＲＬ（Ｒ０
Ｌ〜Ｒ７Ｌ）として使用する。これらは同等の機能を持
っており、８ビットレジスタを最大１６本まで使用する
ことができる。各レジスタ独立に使用方法を選択するこ
とができる。

【００５６】汎用レジスタＥＲ７には、汎用レジスタと
しての機能に加えて、スタックポインタ（ＳＰ）として
の機能が割り当てられており、例外処理やサブルーチン
分岐などで暗黙的に使用される。例外処理は前記割込み
処理を含む。

【００５７】ＰＣは２４ビットのカウンタで、ＣＰＵが
次に実行する命令のアドレスを示す。特に制限されない
もののＣＰＵの命令は、すべて２バイト（ワード）を単
位としているため、最下位ビットは無効であり、命令リ
ード時には最下位ビットは０とみなされる。

【００５８】ＣＣＲは８ビットのレジスタで、割込みマ
スクビット（Ｉ）とハーフキャリ（Ｈ）、ネガティブ
（Ｎ）、ゼロ（Ｚ）、オーバフロー（Ｖ）、キャリ
（Ｃ）の各フラグを含む。ハーフキャリ（Ｈ）、ネガテ
ィブ（Ｎ）、ゼロ（Ｚ）、オーバフロー（Ｖ）、キャリ
（Ｃ）の各フラグは転送命令や演算命令実行時に、デー
タを検査して、その状態を反映する。ハーフキャリ
（Ｈ）は１０進補正用にのみ用いられる。

【００５９】ＥＸＲは８ビットのレジスタで、割込みな
どの例外処理の制御を行なう。割込みマスクビット（Ｉ
２〜Ｉ０）とトレース（Ｔ）の各ビットを含んでいる。

【００６０】汎用レジスタ上のデータ構成例、メモリ空
間上のデータ構成、アドレッシングモードと実効アドレ
スの計算方法などについては、前記平成７年３月（株）
日立製作所発行『Ｈ８Ｓ／２６００シリーズＨ８Ｓ／２
０００シリーズプログラミングマニュアル』記載のＣＰ
Ｕと同様である。

【００６１】図３に、実効アドレスの計算方法を示す。
アドレス空間は１６Ｍバイトとして、実行アドレスは２
４ビットが有効である。

【００６２】（１）レジスタ間接では命令コード中にレ
ジスタを指定する部分を含み、この命令コードで指定さ
れた汎用レジスタＥＲの内容の合計３２ビットをアドレ
スとしてメモリ上のアドレスを指定する。アドレスは２
４ビットでよいため、上位８ビットは無視する。

【００６３】（２）（３）ディスプレースメント付レジ
スタ間接は、上記レジスタ間接と同様に得られた３２ビ
ットのアドレスに、命令コード中に含まれるディスプレ
ースメントを加算した結果をアドレスとしてメモリ上の
アドレスを指定する。加算結果はアドレスの指定のみに
使用され、汎用レジスタＥＲの内容には反映されない。
特に制限はされないものの、ディスプレースメントは３
２ビットまたは１６ビットであり、１６ビットディスプ
レースメントは加算する場合には上位１６ビットは符号
拡張される。すなわち、ディスプレースメントの上位１
６ビットは１６ビットディスプレースメントのビット１
５と同じ値であるとして加算が行われる。この場合、３
２ビットディスプレースメントの上位８ビットは、予約
領域とされ、無視される。

【００６４】（４）ポストインクリメントレジスタ間接
は、前記レジスタ間接と同様に得られた２４ビットのア
ドレスでメモリ上のアドレスを指定する。その後、この
アドレスに１または２または４を加算し、その加算結果
が汎用レジスタＥＲに格納される。メモリ上のバイトデ
ータを指定する場合１が、ワードデータを指定する場合
２が、ロングワードデータを指定する場合４が、それぞ
れ加算される。加算結果は３２ビットで汎用レジスタに
格納される。特に制限はされないものの、ポストインク
リメントレジスタ間接は、メモリからレジスタへの転送
命令に使用する。

【００６５】（５）プリデクリメントレジスタ間接は、
前記レジスタ間接と同様に得られた３２ビットのアドレ
スから１または２または４を減算した結果の２４ビット
のアドレスでメモリ上のアドレスを指定する。その後、
その減算結果が汎用レジスタに格納される。メモリ上の
バイトデータを指定する場合１が、ワードデータを指定
する場合２が、アドレスデータを指定する場合４が、そ
れぞれ減算される。減算結果の上位８ビットも拡張レジ
スタに格納される。特に制限はされないものの、プリデ
クリメントレジスタ間接は、レジスタからメモリへの転
送命令に使用する。本発明では、前置コードに修飾情報
を持ってポストデクリメントレジスタ間接、プリインク
リメントレジスタ間接も実行可能にする。

【００６６】（６）（７）（８）絶対アドレスは命令コ
ード中に含まれる、８ビット、１６ビットまたは２４ビ
ットの絶対アドレスをアドレスとしてメモリ上のアドレ
スを指定する。８ビット絶対アドレスは、上位１６ビッ
トが１拡張される。すなわちアドレスのビット２３〜８
は全ビット１とされる。従って使用可能なアドレスは
Ｈ’ＦＦＦＦ００〜Ｈ’ＦＦＦＦＦＦの２５６バイトで
ある。また、１６ビット絶対アドレスは、上位８ビット
が符号拡張される。すなわち、１６ビット絶対アドレス
のビット１５が０であればアドレスのビット２３〜１６
は全ビット０とされ、ビット１５が１であればアドレス
のビット２３〜１６は全ビット１とされる。従って使用
可能なアドレスはＨ’００００００〜Ｈ’００７ＦＦＦ
及びＨ’ＦＦ８０００〜Ｈ’ＦＦＦＦＦＦの６４ｋバイ
トである。

【００６７】（９）（１０）プログラムカウンタ相対
は、プログラムカウンタの内容の２４ビットのアドレス
に命令コード中に含まれるディスプレースメントを加算
した結果をアドレスとしてメモリ上のアドレスを指定す
る。加算結果はプログラムカウンタに格納される。特に
制限はされないものの、ディスプレースメントは１６ビ
ットまたは８ビットであり、これらのディスプレースメ
ントは加算する場合には上位８ビットまたは１６ビット
は符号拡張される。すなわち、ディスプレースメントの
上位８ビットは１６ビットディスプレースメントのビッ
ト１５と、または上位１６ビットは８ビットディスプレ
ースメントのビット７と同じ値であるとみなして加算が
行われる。プログラムカウンタ相対は分岐命令のみで使
用される。上記の他にイミディエイト、レジスタ直接、
メモリ間接などのアドレッシングモードを実行するが、
詳細な説明は省略する。

【００６８】図４に、従来技術のＣＰＵの機械語の命令
フォーマットの一例を示す。ＣＰＵの命令は、２バイト
（ワード）を単位にしている。各命令はオペレーション
フィード（ｏｐ）、レジスタフィールド（ｒ）、ＥＡ拡
張部（ＥＡ）、およびコンディションフィールド（ｃ
ｃ）を含む。特に制限はされないものの、前記平成７年
３月（株）日立製作所発行『Ｈ８Ｓ／２６００シリーズ
Ｈ８Ｓ／２０００シリーズプログラミングマニュアル』
記載のＣＰＵと同じ命令フォーマットとしている。

【００６９】オペレーションフィールド（ｏｐ）は、命
令の機能を表し、アドレッシングモードの指定オペラン
ドの処理内容を指定する。命令の先頭４ビットを必ず含
む。２つのオペレーションフィールドを持つ場合もあ
る。

【００７０】レジスタフィールド（ｒ）は汎用レジスタ
を指定する。レジスタフィールド（ｒ）はアドレスレジ
スタのとき３ビット、データレジスタのとき３ビット
（３２ビットレジスタ）または４ビット（８または１６
ビットレジスタ）である。２つのレジスタフィールドを
持つ場合、またはレジスタフィールドを持たい場合もあ
る。

【００７１】ＥＡ拡張部（ＥＡ）は、イミディエイトデ
ータ、絶対アドレスまたはディスプレースメンを指定す
る。８ビット、１６ビット、または３２ビットである。

【００７２】コンディションフィールド（ｃｃ）は条件
分岐命令（Ｂｃｃ命令）の分岐条件を指定する。

【００７３】図５に、従来技術のＣＰＵのメモリに対す
る転送命令の例の詳細な命令フォーマットを示す。ここ
では、同図(1)にレジスタ間接、(2)にポストインクリメ
ント／プリデクリメントレジスタ間接、(3)に１６ビッ
トディスプレースメント付きレジスタ間接、(4)に１６
ビット絶対アドレスについて示す。このほかのアドレッ
シングモードも持つが、詳細な説明は省略する。

【００７４】レジスタ間接（@ERn）は、命令コードのレ
ジスタフィールド（ｒ１）で指定されるアドレスレジス
タ（ERn）の内容をアドスとしてメモリ上のオペランド
を指定する。

【００７５】ディスプレースメント付きレジスタ間接
（@（d:16,ERn））は、命令コードのレジスタフィール
ド（ｒ１）で指定されるアドレスレジスタ（ERn）の内
容に命令コード中に含まれる１６ビットディスプレース
メント（ｄ）を加算した内容をアドレスとしてメモリ上
のオペランドを指定する。転送データは別のレジスタフ
ィールド（ｒ２）で指定されるデータレジスタから入出
力される。

【００７６】ポストインクリメントレジスタ間接（@ERn
＋）は、命令コードのレジスタフィールド（ｒ１）で指
定されるアドレスレジスタ（ERn）の内容をアドレスと
してメモリ上のオペランドを指定する。転送データは別
のレジスタフィールド（ｒ２）で指定されるデータレジ
スタから入出力される。

【００７７】プリデクリメントレジスタ間接（@−ERn）
は、命令コードのレジスタフィールドで指定されるアド
レスレジスタ（ERn）の内容から１、２または４を減算し
た内容をアドレスとしてメモリ上のオペランドを指定す
る。転送データは別のレジスタフィールド（ｒ２）で指
定されるデータレジスタから入出力される。

【００７８】絶対アドレス（@aa:16）は、命令コード中
に含まれる絶対アドレス（ａａ）で、メモリ上のオペラ
ンドを指定する。転送データは別のレジスタフィールド
（ｒ２）で指定されるデータレジスタから入出力され
る。いずれも命令コードの第１ワードのビット７でデー
タサイズ、ビット８で転送方向を指定する。図６に、前
置コード（制御コードともいう）のフォーマットを示
す。前置コードは、ソース側、デスティネーション側が
メモリである情報を示すビットを持っている。後述の図
７のＥＡ１とＥＡ２の転送命令コードは同一としている
ため、ソース側がメモリであれば、デスティネーション
側に拘らず、前置コードに続くものが、ＥＡ１と判断さ
れる。一方、ソース側が汎用レジスタとされ、デスティ
ネーション側がメモリであれば、ＥＡ２と判断される。
そのほか、ロングワードサイズを示す情報を持ってい
る。

【００７９】また、ＥＡ１、ＥＡ２の転送命令コードの
動作を変更させる（修飾する）情報を持っている。例え
ば、ポストインクリメント／プリデクリメントレジスタ
間接が、メモリのリード／ライトの方向によって一義的
に指定されてしまうような場合、即ち、前記のようにポ
ストインクリメントはライト時、プリデクリメントはリ
ード時などと固定されている命令セットの場合、前記修
飾情報によって、リード時にポストインクリメント動作
を行なったり、ライト時にプリデクリメントを行なった
りすることができる。

【００８０】なお、命令フォーマット自体は、プログラ
ミングする場合には特に意識することはなく、アセンブ
リ言語やＣ言語で、プログラムを記述すれば、自動的に
オブジェクトコード（２進コード）を発生する、アセン
ブラやＣコンパイラが提供される。

【００８１】例えば、汎用レジスタに空きがない状態
で、メモリ上の２つのデータの加算を行なう場合、従来
のロードストア型アーキテクチャでは、 PUSH.W R0 PUSH.W R1 MOV.W @aa1,R0 MOV.W @aa2,R1 ADD.W R1,R0 MOV.W R0,@aa1 POP.W R1 POP.W R0 などと記述する必要があった。本発明によれば、 ADD.W @aa2,@aa1 と記述すればよい。

【００８２】図７〜図１０に、本発明によるメモリに対
する演算命令の命令フォーマットの組合せを示す。メモ
リに対する演算命令は、制御コード（前述の前置コード
と同じ）とＥＡ１コード、ＥＡ２コード、演算コードを
組合せる。ＥＡ１、ＥＡ２は、図５に示される各アドレ
ッシングモードの転送命令の命令コードと同一にされ
る。演算コードは、汎用レジスタ間の演算命令の命令コ
ードと同一にされる。

【００８３】ＥＡ１コード、ＥＡ２コード、演算コード
の組合せは意味があるものについては任意にできる。即
ち、所望の処理の内容に従って、ＥＡ１コード、ＥＡ２
コード、演算コードの必要なものを組合せる。

【００８４】例えば、インクリメント演算、シフト演算
などは、デスティネーション側データのみしか必要とし
ないから、ソース側データをリードするためのＥＡ１コ
ードは不要である。前置コード、ＥＡ２コード、演算コ
ードを組合せる。

【００８５】加算命令のような場合、ソース側、デステ
ィネーション側の、メモリを使用する方のみを組合せれ
ばよい。ソース側のみをメモリ上のデータとする場合
（例えば、ADD.W @ER1,R0）は、前置コード、ＥＡ１コ
ード（MOV.W @ER1,Rxと同一。Rxは意味を持たないので
必要に応じて修飾情報とする）、演算コード（ADD.W R
x,R0と同一）を組合せる。デスティネーション側のみを
メモリ上のデータとする場合は（ADD.W R1,@ER0）、前
置コード、ＥＡ２コード、演算コードを組合せる。ソー
ス側、デスティネーション側の両方をメモリ上のデータ
とする場合（ADD.W@ER1,@ER0）は、前置コード、ＥＡ
１、ＥＡ２コード、演算コードを組合せる。なお、ソー
ス側、デスティネーション側の両方を汎用レジスタ上の
データとする場合（ADD.W R1,R0）は、既存の命令であ
り、演算コードのみでよい（前置コードは不要であ
る）。

【００８６】イミディエイトデータとメモリ上のデータ
との演算（例えば、ADD.W #xx,@ER1）も、同様である
が、イミディエイトデータはソース側とされるから、Ｅ
Ａ１コードは必要なく、また、演算コードとして、レジ
スタ間演算の代わりに、イミディエイト−レジスタ間の
演算コード（ADD.W #xx,Rxと同一）を用いる。

【００８７】メモリ間の転送命令（例えば、MOV.W @ER
1,@aa:16）は、上記メモリ間の演算同様に、前置コー
ド、ＥＡ１コード、ＥＡ２コード、及びレジスタ間の転
送命令コードを組合せてもよいが、本実施例では、前置
コード、ＥＡ１コード（MOV.W@ER1,Rxと同一）、ＥＡ２
コード（MOV.W Rx,@aa:16と同一）を組合せる。演算コ
ードは不要とし、ＥＡ１コードの転送方向はリード方
向、ＥＡ２コードの転送方向はライト方向とする。これ
によって、命令コード長を短縮（演算コード分）し、実
行ステート数（演算コードのリード、デスティネーショ
ン側データのリード）も短縮できる。

【００８８】イミディエイトデータのメモリへの転送
（例えば、 MOV.W #xx,@ER1）は、上記イミディエイト
データとメモリ上のデータとの演算同様に、前置コー
ド、ＥＡ２コード、演算コードを組合せてもよいが、本
実施例では、前置コード、イミディエイト−レジスタ間
の転送命令コード（MOV.W #xx,Rxと同一）、ＥＡ２コー
ド（MOV.W Rx,@aa:16と同一）を組合せる。これによっ
て、実行ステート数（デスティネーション側データのリ
ード）も短縮できる。

【００８９】本発明においては、使用しないレジスタフ
ィールド（ｒ）は、適宜修飾情報とする。例えば、演算
命令として、キャリ付き加算（ＡＤＤＸ）命令がサポー
トされていなかったり、バイトサイズのみだったりする
場合にも、メモリ上のデータに対するロングワードサイ
ズのキャリ付き加算命令を実現することができる。例え
ば、ソース側、デスティネーション側の両方をメモリ上
のデータとする、ロングワードサイズのキャリ付き加算
命令を実現する場合、組み込む演算命令コードを、ロン
グワード加算（ＡＤＤ）命令として、先行する転送命令
コード（ＥＡ２）の使用しないレジスタ指定フィールド
（ｒ）の、例えば、ビット０を１とすることにより、加
算命令をキャリ付きに修飾することができる。

【００９０】演算命令コードの使用しないレジスタ指定
フィールドは、ソース側／デスティネーション側の一方
または両方で、変わるのに対して、先行する転送命令コ
ードは、使用しないレジスタ指定フィールドが固定され
ており、修飾情報に使用しやすい。

【００９１】図６の通り、前置コードは、後続する転送
命令コードを修飾することができる。転送命令コードは
後続する転送命令コード、演算命令コードを修飾するこ
とができる。前置コードにビットの余裕がない場合で
も、転送命令コード、演算命令コードのレジスタフィー
ルドを利用することによって、必要な修飾を行うことが
できる。

【００９２】図１１に、メモリ上のデータに対するキャ
リ付加算命令の例を示す。転送命令コードの使用しない
レジスタ指定フィールドを修飾情報フィールド（ｍｏｄ
ｏｐｔ）としている。前記命令コード、MOV.W @ERm+,Rx
命令２個（ＥＡ１、ＥＡ２）、ADD.L ERy,ERz命令（ｅ
ｘｅ）を組合わせる。データサイズは前置コードで指示
され、ＥＡ１、ＥＡ２のデータサイズはロングワードに
変更される。また、ＥＡ２の修飾情報フィールド（ｍｏ
ｄｏｐｔ）によって、後続のADD.L命令がADDX.L命令に
変更される。

【００９３】これによって、MOV.L @ERm-,Rn命令、ADD
X.L ERm,ERn命令がサポートされていなくても、前置コ
ード、転送命令コード（ＥＡ２）に修飾情報を持つこと
によって、ADDX.L @ERm-,@ERn-命令を実現可能にでき
る。例えば、 ADD.L @ER0-,@ER1- ADDX.L @ER0-,@ER1- ADDX.L @ER0-,@ER1- ADDX.L @ER0-,@ER1- ADDX.L @ER0-,@ER1- ADDX.L @ER0-,@ER1- ADDX.L @ER0-,@ER1- ADDX.L @ER0-,@ER1- などとして、メモリ上に配置された多バイト長（上記で
は３２バイト）のデータの加算命令を効率的に実行可能
である。

【００９４】多バイト長のデータは限られた本数の汎用
レジスタ上に配置することが困難であるから、上記メモ
リに対する連続的な操作を可能にすることで、逐次的
な、メモリ−レジスタ間の転送命令を不要にし、使い勝
手を向上し、高速化とプログラム容量の縮小を図ること
ができる。

【００９５】演算命令コードの使用しないレジスタ指定
フィールドは適宜利用可能である。例えば、後述のよう
に、条件付の演算としてもよい。

【００９６】図１２に、本発明の条件付ビットセット／
クリア／転送命令（ＢＳＴ／ｃｃ、ＢＳＥＴ／ｃｃ、Ｂ
ＣＬＲ／ｃｃ）の説明図を示す。

【００９７】ＢＳＴ／ｃｃ命令は、 BST/cc #n,＜EA＞ のアセンブラフォーマットを持つ。デスティネーション
データは、メモリであって、＜ＥＡ＞で指定する。図３
の所定のアドレッシングモードが使用可能である。指定
ビットは、そのビット番号をｎで指定する。ｃｃで指定
した条件が成立した場合、指定ビットに１がセットさ
れ、不成立の場合、指定ビットは０にクリアされる。

【００９８】ＢＳＥＴ／ｃｃ命令は、 BSET/cc #n,＜EA＞ のアセンブラフォーマットを持つ。前記同様に、ｃｃで
指定した条件が成立した場合、指定ビットに１がセット
され、不成立の場合、元のデータが保持される。

【００９９】ＢＣＬＲ／ｃｃ命令は、 BCLR/cc #n,＜EA＞ のアセンブラフォーマットを持つ。前記同様に、ｃｃで
指定した条件が成立した場合、指定ビットは０にクリア
され、不成立の場合、元のデータが保持される。

【０１００】図１３に、無条件／条件付ビットセット／
クリア／転送命令の命令フォーマットを示す。アドレッ
シングモードについては、特に制限はされないものの、
レジスタ直接と、絶対アドレス８ビット／１６ビット／
３２ビット、レジスタ間接の場合のみを示す。

【０１０１】レジスタ直接の場合は、１ワードの命令コ
ードで、各命令の機能を示すオペレーションフィールド
（ｏｐ）と、ビット番号を指定するビットフィールド
（ｎ）３ビットと、汎用レジスタを指定するレジスタフ
ィールド（ｒ）４ビットを有する。無条件ビットセット
／クリア／転送命令の場合は、データ転送を行う命令コ
ードと前記レジスタ直接のビットセット／クリア／転送
命令の命令コードを組合わせる。レジスタフィールドは
使用しない。条件付ビットセット／クリア／転送命令の
場合は、前記同様にした上で、レジスタフィールドに相
当する部分を、条件を指定するコンディションフィール
ド（ｃｃ）４ビット、とする。

【０１０２】コンディションフィールド（ｃｃ）は、例
えば以下の表１に示す通りとすることができる。なお、
コンディションフィールド（ｃｃ）に相当するフィール
ドが０の場合は、無条件のビット操作命令とされ、既存
の命令コード（無条件ビットセット／クリア／転送命令
の命令コード）の上位互換とされる。

【０１０３】

【表１】 絶対アドレス８ビットの場合は、２ワードの命令コード
で、第１ワードに、オペレーションフィールド（ｏｐ）
とＥＡ拡張部である絶対アドレス（ＥＡ）を持ち、第２
ワードに、前記レジスタ直接同様にオペレーションフィ
ールド（ｏｐ）と、ビット番号を指定するビットフィー
ルド（ｎ）３ビットを有する。

【０１０４】即ち、本実施例においては、無条件ビット
セット／クリア／転送命令のレジスタ直接の命令コード
が、絶対アドレス８ビット／１６ビット／３２ビット、
レジスタ間接の命令コードの最後のワードと共通にして
いる。

【０１０５】第２ワードを、前記レジスタ直接の命令コ
ードと共通化する場合、データの所在を示すレジスタフ
ィールド（ｒ）４ビットが不要になるので、この部分を
コンディションフィールド（ｃｃ）として、命令コード
のビットの有効利用を図ると共に、データをリードする
命令コードを、各ビット操作命令と共通化して、論理の
簡略化を図ることができる。

【０１０６】前記同様に、前置コードと転送命令コード
と、演算命令としてビット操作命令を組合わせてもよ
い。

【０１０７】図１４に、ＣＰＵの構成例を示す。ＣＰＵ
は、制御部と実行部から構成される。制御部は、命令レ
ジスタＩＲ、命令変更部ＣＨ、命令デコーダＤＥＣ、レ
ジスタセレクタＲＳＥＬ、割込み制御部ＩＮＴを含む。

【０１０８】命令デコーダＤＥＣは、例えばマイクロＲ
ＯＭ或はＰＬＡ（Programmable Logic Array）または布
線論理で構成され、入力された命令コード（ｏｐｃｏｄ
ｅ）を解読して、所要の制御信号を発生する。制御信号
はそのタイミングに応じて、後述のＣｏｎｔｒｏｌＡ、
Ｂ、Ｃが存在する。命令デコーダＤＥＣの出力の一部が
命令デコーダＤＥＣにフィードバックされている。これ
は各命令コード内の遷移に用いるステージコード（ＴＭ
Ｇ）と、命令コード間に用いる制御信号（ＭＯＤＳ、Ｍ
ＯＤＤ、ＭＯＤＥＡ１、ＭＯＤＥＡ２、ＭＯＤＯＰＴ）
を含む。即ち、前置コードは制御信号を発生し、ＥＡ１
コード、ＥＡ２コードは、前記制御信号を参照しつつ動
作し、更に制御信号を発生したりする。演算コードも制
御信号を参照して、データの入出力元／先を切替え、演
算処理を行なう。また、制御信号に従って、演算動作も
変更される。また、制御信号に従って内部で命令コード
を発生する。

【０１０９】命令デコーダＤＥＣの一部を概念的に図示
している。前置コード（ｐｆ）は、制御信号（ｍｏｄ：
ＭＯＤＳ、ＭＯＤＤ、ＭＯＤＥＡ１、ＭＯＤＥＡ２の
生成信号を含む）、割込みマスク信号（ｍｓｋｉｎｔ）
を出力する。そのほかの動作はＮＯＰ（無操作）命令な
どと同じでよい。

【０１１０】転送命令コード（ｍｏｖ、例えば、ｍｏｖ
＿１／２、ｂｓｔ＿１）は、制御信号（ｍｏｄ： ＭＯ
ＤＯＰＴの生成信号を含む）、割込みマスク信号（ｍｓ
ｋｉｎｔ）、汎用レジスタリード／ライト信号（Ｒｄｒ
／ｗ）、テンポラリレジスタリード／ライト信号（ＴＲ
Ａｒ／ｗ、ＴＲＤｒ／ｗ）を出力する。これらの信号
が、制御信号（ＭＯＤＳ、ＭＯＤＤ）によって相違され
る。例えば、ＭＯＤＳ＝１のときはテンポラリレジスタ
ライト信号（ＴＲＤｗｒ）が、 ＭＯＤＳ＝０のときは
汎用レジスタライト信号（Ｒｄｗｒ）が、それぞれ選択
される。

【０１１１】演算命令コード（ｅｘｅ、例えばａｄｄ、
ｂｓｔ−０など）は、割込みマスク信号（ｍｓｋｉｎ
ｔ）、ソース汎用レジスタリード信号（Ｒｓｒｄ）、デ
スティネーション汎用レジスタリード／ライト信号（Ｒ
ｄｒ／ｗ）、リードデータバッファリード信号（ＤＢＲ
ｒｄ）、テンポラリレジスタリード信号（ＴＲＤｒ
ｄ）、ライトデータバッファライト信号（ＤＢＷｗ
ｒ）、条件判定信号（ｃｈｅｃｋ＿ｃｃｒ）、ＡＬＵ制
御信号（ａｌｕ＿ｃｎｔ）を出力する。これらの信号
は、その演算内容に従って所定のものが出力される。更
にこれらの出力は、制御信号（ＭＯＤＳ、ＭＯＤＤ）に
よって相違される。例えば、ＢＳＴ命令の場合ソース汎
用レジスタリード信号（Ｒｓｒｄ）とテンポラリレジス
タリード信号（ＴＲＤｒｄ）は出力されない。また、Ｍ
ＯＤＤ信号に従って、デスティネーション汎用レジスタ
リード信号（Ｒｄｒｄ）とリードデータバッファリード
信号（ＤＢＲｒｄ）、デスティネーション汎用レジスタ
ライト信号（Ｒｄｗｒ）とライトデータバッファライト
信号（ＤＢＷｗｒ）、がそれぞれ排他的に選択され、汎
用レジスタを使用するかラッチ手段を使用するかを選択
する。また、デスティネーション側メモリの場合は、内
部でライト型転送命令と同等の動作を行なう命令コード
を発生させる信号（ｍｋｍｏｖ）を出力する。ＭＯＤＤ
＝１で、条件付ビットセット／クリア／転送命令のとき
は、条件判定信号（ｃｈｅｃｋ＿ｃｃｒ）が出力され
る。ＭＯＤＳ＝１またはＭＯＤＤ＝１で、かつＭＯＤＯ
ＰＴ＝１であり、加算命令のときは、ＡＬＵ制御信号
（ａｌｕ＿ｃｎｔ）が相違され、加算はキャリ付で行わ
れる。

【０１１２】命令レジスタＩＲは、リードした命令を一
旦格納する。実行すべき命令は、命令デコーダに出力さ
れる。

【０１１３】命令変更部ＣＨは、リードした命令以外の
命令コードを、命令デコーダに与える場合に動作し、そ
のほかの場合は、命令レジスタＩＲの内容を命令デコー
ダＤＥＣに与える。リードした命令以外の命令コード
は、割込み制御部ＩＮＴの指示によって、割込みなどの
例外処理を実行するとき、及び、命令デコーダＤＥＣの
指示（ｍｋｍｏｖ）によって、前記内部でライト型転送
命令と同等の動作を行なう命令コード乃至無操作命令コ
ードを発生させるとき、などに用いる。

【０１１４】割込み制御部ＩＮＴは、図１の割込みコン
トローラの出力する割込み要求信号を受け付ける。ま
た、命令デコーダの出力する割込みマスク信号（ｍｓｋ
ｉｎｔ）を参照して、割込みがマスクされていなけれ
ば、命令変更部ＣＨに割込みを指示する。

【０１１５】前記の通り、複数の命令コード（オペレー
ションフィールドを持つワード）を一連のものとして実
行する場合には、それぞれの命令コードが割込みマスク
を指示して、所定の組合せの命令コードの実行が途切れ
ないようにする。

【０１１６】レジスタセレクタＲＳＥＬは、命令デコー
ダの指示と、命令コード中に含まれるレジスタフィール
ドの情報と命令デコーダの出力（Ｒｄｒ／ｗなど）に基
づいて、汎用レジスタを選択する。

【０１１７】実行部ＥＸＥＣには、汎用レジスタ、プロ
グラムカウンタ、コンディションコードレジスタ、テン
ポラリレジスタＴＲＡ、ＴＲＤ、算術論理演算器ＡＬ
Ｕ、分岐アドレス演算器ＡＵ、インクリメンタＩＮＣ、
リードデータバッファＤＢＲ、ライトデータバッファＤ
ＢＷ、アドレスバッファＡＢを含む。これらのブロック
はＧＢバス、ＤＢバス、ＷＢバスによって相互に接続さ
れている。

【０１１８】図２に示される汎用レジスタ、プログラム
カウンタ、コンディションコードレジスタ以外は、プロ
グラミング上は参照できず、マイクロコンピュータ内部
の動作にのみ用いられる。即ち、リードデータバッファ
ＤＢＲ、ライトデータバッファＤＢＷ、アドレスバッフ
ァＡＢなどは、内部バスＩＡＢ、ＩＤＢとのインタフェ
ースをとるために、一時的にデータをラッチする。テン
ポラリレジスタＴＲＡ、ＴＲＤは、マイクロコンピュー
タ内部の動作に適宜用いられる。

【０１１９】リードデータバッファＤＢＲは、ＲＯＭ、
ＲＡＭ、内部Ｉ／Ｏレジスタ、或は図示はされない外部
メモリから、リードした命令コードやデータを一時的に
格納する。ライトデータバッファＤＢＷはＲＯＭ、ＲＡ
Ｍ、内部Ｉ／Ｏレジスタ、或は外部メモリへのライトデ
ータを一時的に格納する。アドレスバッファＡＢは、Ｃ
ＰＵがリード／ライトするアドレスを一時的に格納す
る。

【０１２０】算術論理演算器ＡＬＵは、命令によって指
定される各種の演算や実効アドレスの計算などに用い
る。インクリメンタＩＮＣは、ＰＣのインクリメントと
アドレスレジスタのインクリメント／デクリメントに用
いられる。

【０１２１】メモリに対する演算を行なう場合には、Ｔ
ＲＡ、ＴＲＤ、ＤＢＲ、ＤＢＷなどを用いる。テンポラ
リレジスタＴＲＡは、デスティネーション側データがメ
モリになる演算命令の場合に、デスティネーションアド
レスのリード時にリードアドレスを格納し、データのデ
スティネーション側メモリへのライト時に、デスティネ
ーションアドレス（リードアドレスと同じアドレス）を
出力する。テンポラリレジスタＴＲＤは、ソース側デー
タがメモリになる演算命令の場合などに、ソース側デー
タを一時格納し、演算命令コードの実行時にソース側デ
ータを出力する。

【０１２２】リードデータバッファＤＢＲは、更に、デ
スティネーション側データがメモリになる演算命令の場
合に、デスティネーション側データを一時格納し、演算
コードの実行時にソース側データを出力する。ライトデ
ータバッファＤＢＷは、デスティネーション側データが
メモリになる演算命令の場合に、演算結果を一時格納
し、データのデスティネーション側メモリへのライト時
に、ライトデータを出力する。

【０１２３】これらの、ＴＲＡ、ＴＲＤ、ＤＢＲ、ＤＢ
Ｗは適宜他の場合にも動作も行なうが、詳細な説明は省
略する。

【０１２４】図１５に、ＡＬＵのビット操作命令に関係
する部分のブロック図を示す。そのほかのＡＬＵの機能
については図示を省略する。ＡＬＵは、条件判定回路、
デコーダ、セレクタ、入力セレクタ１、入力セレクタ
２、論理演算回路、出力セレクタを含む。これらは、ａ
ｌｕ＿ｃｎｔおよび図示はされない制御信号によって制
御される。デコーダは、命令コードに含まれるビット番
号を示す情報（ｂｎ）を入力して、指定されたビットの
み１とし、そのほかのビットを０としたパターンを生成
する。

【０１２５】条件判定回路は、命令コードに含まれる条
件フィールド（ｃｃ）とコンディションコードレジスタ
（ＣＣＲ）の所定のビット（Ｃ、Ｖ、Ｚ、Ｎ）を入力し
て、条件を判定する。即ち、ハードウェア記述言語によ
って表現すると、ａｓｓｉｇｎ文で、 chk_cc= (cc==4'h2)＆((C｜Z)==1'b0) ｜(cc==4'h3)＆((C｜Z)==1'b1) ｜(cc==4'h4)＆( C ==1'b0) ｜(cc==4'h5)＆( C ==1'b1) ｜(cc==4'h6)＆( Z ==1'b0) ｜(cc==4'h7)＆( Z ==1'b1) ｜(cc==4'h8)＆( V ==1'b0) ｜(cc==4'h9)＆( V ==1'b1) ｜(cc==4'hA)＆( N ==1'b0) ｜(cc==4'hB)＆( N ==1'b1) ｜(cc==4'hC)＆((N＾V)==1'b0) ｜(cc==4'hD)＆((N＾V)==1'b1) ｜(cc==4'hE)＆((Z｜(N＾V))==1'b0) ｜(cc==4'hF)＆((Z｜(N＾V))==1'b1);とすればよい。
「４’ｈ２」は４ビットの１６進数の「２」を示す。
「ｃｃ＝＝４’ｈ２」は条件フィールド（ｃｃ）が２の
ときに１となる。「＆」は論理積、「｜」は論理和、
「＾」は排他的論理和である。また、後述の「￣」は論
理反転である。

【０１２６】セレクタは、キャリフラグ（Ｃ）と命令コ
ードを入力し、挿入すべきビットデータを選択する。即
ち、 ここで、「＿ａ」は無条件、「＿ｃｃ」は条件付を示
し、ｅｘ(ｂｓｅｔ＿ａ／ｃｃ、ｂｃｌｒ＿ａ／ｃｃ、
ｂｓｔ＿ａ／ｃｃ)は前記ＡＬＵ制御信号(ａｌｕ＿ｃｎ
ｔに含まれる）。例えば、 と表現できる。

【０１２７】入力セレクタ１は、内部バスＧＢとデコー
ダ出力を入力する。入力セレクタ２は、セレクタの出力
するビットデータ（ｂａｃｃ）及びデコーダ出力（ｄｅ
ｃｏｕｔ）を入力する。論理演算回路は、入力セレクタ
１、２の出力に対して、所定の論理演算を行なう。

【０１２８】出力セレクタは、論理演算回路の出力と、
条件判定回路と命令コードを入力して、内部バスＷＢ、
ＤＢへの出力を行なう。即ち、 alu_out= ((ex==bset_cc)＆(chk_cc==1'b0) ｜(ex==bclr_cc) ＆(chk_cc==1'b0))? gb : log_out; ＢＳＥＴ／ｃｃ及びＢＣＬＲ／ｃｃ命令（ｅｘ＝＝ｂｓ
ｅｔ＿ｃｃまたはｅｘ＝＝ｂｃｌｒ＿ｃｃ）で、条件不
成立（ｃｈｋ＿ｃｃ＝＝１’ｂ０）の場合は、ｇｂが選
択され、元のデータが出力される。そのほかの場合は、
論理演算回路の出力（ｌｏｇ＿ｏｕｔ）が選択される。
ＢＳＴ、ＢＳＥＴ、ＢＣＬＲ命令は条件あり／なしに拘
らず、ＡＬＵの入力セレクタ１、２を、下記のようにす
る。 aluin1［7:0］= data［7:0］＆ ￣decout［7:0］; al
uin2［7:0］= bacc＆ decout［7:0］; ＡＬＵには論理積を指示することによって、指定された
ビットはビットアキュムレータ、そのほかのビットは入
力データとされて、ビットの挿入が行われる。出力セレ
クタは、ＡＬＵの結果を出力するようにする。即ち、各
ビットは aluout = decout? bacc: data; と表現される。

【０１２９】ＡＬＵの出力は、ＷＢを介して汎用レジス
タに格納したり、ＤＢとライトデータバッファＤＢＷな
どを介して、所定のメモリにライト可能である。条件付
ビットセット／クリア／転送命令の場合は、ＤＢに出力
され、ライトデータバッファＤＢＷなどを介して、所定
のメモリにライトされる。

【０１３０】以下に、本発明の命令の実行タイミングの
例を示す。特に制限はされないものの、内部データバス
は３２ビットであって、内蔵ＲＯＭ、ＲＡＭリード／ラ
イトを１ステートでリード／ライト可能とする。内蔵Ｒ
ＯＭ、ＲＡＭは、ＩＡＢをアドレスバスとし、ＩＤＢを
データバスとする。後述のＰＡＢ、ＰＤＢは接続されて
いないが、同様のタイミングを内部で生成している。

【０１３１】図１６に、メモリ−メモリ型の加算命令
（ＡＤＤＸ．Ｌ ＠ＥＲｍ−、＠ＥＲｎ−）の実行タイ
ミングを示す。前置コード（ｐｆ）、 ＭＯＶ．Ｗ ＠Ｅ
Ｒｍ＋，Ｒｘ、 ＭＯＶ．Ｗ ＠ＥＲｎ＋，Ｒｘに相当す
る命令コード（ｍｏｖ１、ｍｏｖ２）、ＡＤＤ．Ｌ Ｅ
Ｒｙ，ＥＲｚに相当する命令コード（ａｄｄ）を組合せ
て定義される。前置コードは、図７〜図１０に従い、
Ｈ’０１４Ｆとされ、ＭＯＤＳ，ＭＯＤＤ信号によっ
て、ソース側、デスティネーション側がいずれもメモリ
であることを指示する。

【０１３２】Ｔ０のＣ２（φ＃同期。＃は反転論理を示
す）で、ＣＰＵのアドレスバッファ（ＡＢ）からアドレ
スがＩＡＢに出力される。Ｔ１のＣ１（φ同期）で、Ｉ
ＡＢの内容がＰＡＢに出力され、リードサイクルが開始
される。Ｃ２でリードデータが内部データバスに得ら
れ、これをＴ２のＣ１でＩＲにラッチする。これは、メ
モリ−メモリ演算命令の第１のワード（ｐｆ）である。
引き続き、Ｔ２のＣ２で次のアドレス（＋２された内
容）がＩＡＢに出力され、このリードデータがＴ３のＣ
１でＩＲにラッチされる（転送命令コード（ｍｏｖ−
１））。以上の動作は以前の命令の実行の制御によって
行われ、相対的な関係が異なる場合もある。

【０１３３】直前の命令の実行が終了すると、最も早く
命令の実行が開始される場合には、Ｔ２のＣ１で命令コ
ードの第１ワード（ｐｆ）がＤＥＣに入力されて、命令
の内容が解読される。かかる前置コードの場合には、ソ
ース、デスティネーション側データがメモリ上に存在す
ること、ＥＡ１及びＥＡ２動作変更、ロングワードサイ
ズを指示する。即ち、制御信号ＣとしてＭＯＤＳ、ＭＯ
ＤＤ、ＭＯＤＥＡ１、ＭＯＤＥＡ２、ＬＯＮＧ信号を１
にセットし、ＤＥＣにフィードバックする。

【０１３４】Ｔ２のＣ１で命令コードの第２ワード（ｍ
ｏｖ−１）がＤＥＣに入力される。これは、前記ＥＡ１
コードに相当する。この転送命令コード（ｍｏｖ−１）
は、前置コードによるソース側をメモリとする指示（Ｍ
ＯＤＳ）とＥＡ１の動作を変更する指示（ＭＯＤＥＡ
１）とともに解読される。解読結果に従って、Ｔ３のＣ
２から、アドレス出力とバスコマンド出力を行い、メモ
リのリードが実行される。前置コードによるソース側を
メモリとする指示（ＭＯＤＳ）に基づき、生成した実効
アドレス（ｅａ１：アドレスレジスタＥＲｍの内容）を
テンポラリレジスタＴＲＡに格納する。また、アドレス
レジスタの内容は、ＥＡ１の動作を変更する指示（ＭＯ
ＤＥＡ１）に基づき、Ｔ３のＣ２から、インクリメンタ
（ＩＮＣ）でデクリメント（−４）され、その結果（ｅ
ａ１’）はＴ４のＣ１でアドレスレジスタＥＲｍに格納
される（ＭＯＤＥＡ１＝０であれば、デクリメントが行
われる）。

【０１３５】また、Ｔ５のＣ１で、リードデータ（ｄａ
ｔａ１）をリードデータバッファＤＢＲを経由して、Ｇ
Ｂに出力する。ＡＬＵを経由してＷＢに出力され、Ｔ５
のＣ２でテンポラリレジスタＴＲＤに格納される。ＭＯ
ＤＳ、ＭＯＤＤ、ＭＯＤＥＡ１、ＭＯＤＥＡ２、ＬＯＮ
Ｇ信号を継続する。

【０１３６】転送命令コード（ｍｏｖ−２１）は、前置
コードによるデスティネーション側をメモリとする指示
（ＭＯＤＤ）とＥＡ２の動作を変更する指示（ＭＯＤＥ
Ａ２）とともに解読される。解読結果に従って、Ｔ５の
Ｃ２から、メモリのリードを行ない、前置コードによる
デスティネーション側をメモリとする指示（ＭＯＤＤ）
に基づき、生成した実効アドレス（ｅａ２：アドレスレ
ジスタＥＲｎ）をテンポラリレジスタＴＲＡに格納す
る。また、アドレスレジスタの内容は、ＥＡ２の動作を
変更する指示（ＭＯＤＥＡ２）に基づき、Ｔ５のＣ２か
ら、インクリメンタ（ＩＮＣ）でデクリメント（−４）
され、その結果（ｅａ２’）はＴ６のＣ１でアドレスレ
ジスタＥＲｎに格納される。

【０１３７】また、Ｔ７のＣ１で、リードデータをリー
ドデータバッファＤＢＲに格納した時点で、既存の転送
命令またはソース側のデータのリードの場合より１ステ
ート早く実行を終了する。ＭＯＤＳ、ＭＯＤＤ、ＭＯＤ
ＥＡ１、ＭＯＤＥＡ２、ＬＯＮＧ信号を継続するととも
に、ＭＯＤＯＰＴを発生する。ＭＯＤＯＰＴは、例え
ば、以下の通り生成される。 modopt = (MODS ｜ MODD) ＆ opcode［0］; 演算命令
コードは、ソース側及びデスティネーション側をメモリ
とする指示（ＭＯＤＳ、ＭＯＤＤ）に従い、Ｔ７のＣ１
で、デスティネーション側データをリードデータバッフ
ァＤＢＲから、ＧＢに読み出し、ＡＬＵに入力する。ソ
ース側データをテンポラリレジスタＴＲＤから、ＤＢに
読み出し、ＡＬＵに入力する。演算命令コード（ａｄ
ｄ）と、第２の転送命令コード（ｍｏｖ−２１）の出力
した修飾情報（ｍｏｄｏｐｔ）に基づいて、ＡＬＵには
キャリ付の加算が指示される。

【０１３８】演算時に、ＡＤＤ命令をＡＤＤＸ命令に変
更する場合は、ＡＬＵに入力するキャリビット（ｃｉ
ｎ）を変更すればよい。即ち、 cin = (((op==add)＆ modopt)｜(op==addx))？ ccr_c: 1'b0; と記述できる。ＡＤＤ命令の場合（ｏｐ＝＝ａｄｄ）は
制御信号（ｍｏｄｏｐｔ）に従って、キャリフラグが入
力されるか、０が入力されるか選択される。なお、ＡＤ
ＤＸ命令の場合（ｏｐ＝＝ａｄｄｘ）はキャリフラグが
入力される。また、適宜、加算とキャリ付加算の相違点
は必要に応じて、上記同様に制御されて、キャリ付加算
が実行される。

【０１３９】Ｔ７のＣ２で、演算結果をライトデータバ
ッファＤＢＷに格納する。さらに、メモリライトを行う
命令コード（ｍｏｖ−ｓｔ）を発生し、Ｔ７のＣ１から
デコーダＤＥＣに入力する。発生された命令コード（ｍ
ｏｖ−ｓｔ）は、 テンポラリレジスタＴＲＡをアドレ
スレジスタとし、ライトデータバッファＤＢＷをデータ
レジスタとする転送命令同様の動作を行う。

【０１４０】コンディションコードレジスタＣＣＲは、
演算命令コード実行時（Ｔ７のＣ２）にキャリ付加算結
果に従って更新（ｒｅｓｕｌｔ’）される。その他の命
令コード（ｐｆ、ＥＡ１、ＥＡ２、ｍｏｖ−ｓｔ）では
ＣＣＲを保持する様にして、直前の命令の結果のキャリ
フラグを利用し、また演算結果（ｒｅｓｕｌｔ’）を保
持する。

【０１４１】図１７に、条件付ビット転送命令の例（BS
T/cc #n,@ERs）の実行タイミングを示す。また、図１
８に対応する動作フローを示す。動作フローには、制御
信号（ＣｏｎｔｒｏｌＡ、Ｂ、Ｃ）の制御内容を示す。

【０１４２】前記同様に、条件付ビット転送命令の第１
ワード（ｂｓｔ−１）、第２ワード（ＢＳＴ命令コード
（ｂｓｔ−０））がリードされる。Ｔ２のＣ１で命令コ
ード（ｂｓｔ−１）がＤＥＣに入力されて、命令の内容
が解読される。解読結果に従って、ステップＳ１とし
て、制御信号を出力して、各部の制御を行う。レジスタ
間接のアドレッシングモードであるので、このアドレス
レジスタ（ＥＲｓ）に基づき、データのリードを行い、
リード結果をリードデータバッファ（ＤＢＲ）に格納す
る。また、制御信号ＭＯＤＤ＝１とする。これらは個別
の制御信号によって制御される。Ｔ２のＣ２で、アドレ
スレジスタを内部バスＧＢに読み出して、ＡＢに入力す
る。ＡＢからアドレスＩＡＢが出力される。バイトデー
タリードのバスコマンドを出力する。

【０１４３】Ｔ３から、データがリードされる。同時に
ステップＳ２として、Ｔ３のＣ１で命令コード（ｂｓｔ
−０）がＤＥＣに入力され、制御信号ＭＯＤＤとともに
解読され、解読結果に従って、命令のリードと、ビット
転送の演算動作を行う。Ｔ３のＣ２で、ＰＣの内容を内
部バスＧＢに読み出して、ＡＢとＩＮＣに入力する。Ａ
ＢからアドレスＩＡＢが出力される。

【０１４４】Ｔ４のＣ１で前記リードデータが、リード
データバッファＤＢＲに格納される。更に、リードデー
タバッファＤＢＲから内部バスＤＢに出力され、ＡＬＵ
に入力する。ＡＬＵは、ｃｈｅｃｋ＿ｃｃとａｌｕ＿ｃ
ｎｔ信号によって、条件付ビット転送が行われる。即
ち、指定したビットに、指定した条件が成立していれば
１を、成立していなければ０を転送する。そのほかのビ
ットは保持される。Ｔ４のＣ２で、リードデータが、Ａ
ＬＵから内部バスＤＢに出力され、ライトデータバッフ
ァＤＢＷに格納される。

【０１４５】一方、ステップＳ３として、Ｔ４のＣ１
で、命令コード（ｍｏｖ−ｓｔ）を発生し、ＤＥＣに入
力して、ＴＲＡに格納したメモリのアドレスに対して、
ＤＢＷに格納したデータを転送する。即ち、Ｔ４のＣ２
で、テンポラリレジスタＴＲＡに格納されている実効ア
ドレスをＧＢに読み出し、アドレスバッファＡＢを経由
してＩＡＢに出力するとともに、バイトデータライトの
バスコマンドを発行する。Ｔ５のＣ２で、ライトデータ
バッファＤＢＷに格納されている演算結果を、ＩＤＢに
出力して、デスティネーションのメモリアドレスに演算
結果を書込む。ステップＳ４として、Ｔ５のＣ２から命
令フェッチを行なうとともに、ＰＣのインクリメントを
行なう。

【０１４６】なお、命令コードの各ワードが分割されな
いための連続命令信号（ｍｓｋｉｎｔ）をステップＳ
１、Ｓ２の制御信号Ｂとして出力する。本信号によっ
て、割込み要求などが発生していても、命令の実行を継
続することができる。

【０１４７】また、直前の命令によるＣＣＲの更新は、
Ｔ２のＣ２で行われており、条件付ビット転送命令の条
件判定には間に合うようにされている。また、条件付ビ
ット転送命令はＣＣＲを更新しないようになっている。

【０１４８】図１９に、条件付ビットセット命令の例
（ＢＳＥＴ／ｃｃ ＃ｎ，＠ＥＲｓ）の実行タイミング
を示す。条件が不成立の場合は、メモリライトを行う命
令コード（ｍｏｖ−ｓｔ）ではなく、無操作の命令コー
ド（ｎｏｐ）を発生するようにする。図１７のステップ
Ｓ３の動作が省略されたものと同一の動作である。デー
タを保持する場合に、不必要なライト動作を不要にして
より高速化できる。また、この場合は、図１５の出力セ
レクタを不要にできる。

【０１４９】条件の成立／不成立によって、発生する命
令コードを変更するために、ＤＥＣに入力する命令コー
ドｄｅｃｉｎを以下のようにすればよい。これはＣＨ部
に含まれる。 if (mk_mov ＆(op==bset_cc) ＆(chk_cc==１'b0)) decin = nop; else if (mk_mov) decin = mv_st; else decin = ir; 条件付ビットセット／クリア／転送命令の第３ワードを
発生する制御信号（ｍｋ＿ｍｏｖ）が発生しても、ビッ
ト操作命令（ｏｐ＝＝ｂｓｅｔ＿ｃｃ）であって、条件
不成立（ｃｈｋ＿ｃｃ＝＝１’ｂ０）のときは、無操作
の命令コード（ｎｏｐ）をＤＥＣに入力する。同様に上
記記述の１行目に条件付ビットクリア命令の条件を加え
る。条件付ビットセット／クリア／転送命令のそのほか
の場合は、第３ワードを発生する制御信号（ｍｋ＿ｍｏ
ｖ）に従って、メモリライトを行う命令コード（ｍｏｖ
−ｓｔ）をＤＥＣに入力する。

【０１５０】上記実施例によれば、以下の作用効果を得
るものである。 (１)前置コードと、既存の、転送命令の命令コード、演
算命令の命令コードを組合せて、動作させるに当たり、
組合わせることによって、使用しないレジスタフィール
ドに修飾情報を含めて、当該命令コード乃至後続の命令
コードの動作を変更することができる。同様に、単独で
動作する命令コード（ｂｓｔ−０）を、長い命令コード
に組み入れる場合にも、使用しないレジスタフィールド
に修飾情報を含めて、当該命令コードの動作を変更する
ことができる。修飾情報は、条件付を指示したり、条件
フィールドとしたりすることができる。単独では、既存
の動作を行なわせることによって、既存の命令実行を阻
害することがない。また、既存の命令のみを使用した、
既存のソフトウェア資産をそのまま利用できる。換言す
れば、互換性を損なわずに、メモリ上のデータへの演算
を可能とするとともに、命令コードのビットを有効に利
用して、プログラム容量を縮小することができる。修飾
情報によって既存の命令に存在しない命令機能を容易に
実現できる。ポストデクリメントレジスタ間接のキャリ
付加算命令を実現し、多バイト長の加算を容易かつ高速
に実行することができる。ロングワードサイズとして、
更に、高速化できる。ソフトウェア資産を有効に利用可
能とするとともに、不所望の汎用レジスタの待避／復帰
動作などを抑止して、使い勝手を向上するとともに、プ
ログラム容量を縮小し、処理速度を向上することができ
る。プログラム容量を縮小することによって、ひいて
は、プログラム格納用のＲＯＭなどのメモリ容量を縮小
し、費用を節約することができる。

【０１５１】(２)既存の、転送命令の命令コード、演算
命令の命令コードを組合せて、動作するから、制御信号
（ＭＯＤＳ、ＭＯＤＤ、ＭＯＤＥＡ１、ＭＯＤＥＡ２、
ＭＯＤＯＰＴ）の出力と参照を追加するのみで、命令デ
コーダの、従来の設計資産を有効に利用することがで
き、論理的な規模の追加と変更を最小限にし、論理的・
物理的規模の増大を最小限にできる。また、開発に必要
な期間を短縮し、資源を節約することができる。既存の
データアクセスのためのアドレッシングモードを全てサ
ポートし、更に拡張できるから、任意のアドレッシング
モードの組合せを可能にして、プログラムの作成を容易
にすることができる。 (３)コンディションコードの状態に応じてビットセット
／クリア／転送を行う条件付ビットセット／クリア／転
送命令を実行可能にし、データを評価してコンディショ
ンコードを更新する命令（比較命令など）の後に、かか
る条件付ビットセット／クリア／転送命令を実行するこ
とによって、データの評価結果などに応じたフラグの設
定が容易に実現できる。分岐命令を不要にして、オーバ
ヘッドを低減し、プログラム容量を削減するとともに、
高速化を実現できる。条件付ビットセット／クリア／転
送命令の実行時に、条件となるコンディションコードに
影響を与えないようにして、前記データ評価命令の実行
結果を保持するから、一つのデータ評価命令などの後
に、複数の条件によって、複数のビットセット／クリア
／転送を行うことができる。プログラム容量を縮小する
とともに、高速化を実現できる。Ｃ言語で記述したプロ
グラムであっても、その記述（ｉｆ文）に従ったビット
セット／クリア／転送を可能にして、コンパイルの容易
化や、コンパイル結果のプログラム容量縮小と高速化を
実現できる。

【０１５２】以上、本発明は上記実施例に限定されるも
のではなく、本発明の精神を逸脱しない範囲内におい
て、種々の変更をなし得ることは勿論である。

【０１５３】例えば、ポストデクリメントレジスタ間接
のキャリ付加算命令について説明したが、同様に、キャ
リ付減算命令も実現可能であることはいうまでもない。
ポストインクリメントレジスタ間接の論理演算なども同
様に実現できる。

【０１５４】レジスタフィールドを利用して含める修飾
情報は、アドレッシングモードや、データサイズ、演算
の種類、実行条件などのほか、イミディエイトデータな
どとしてもよい。例えば、０〜７のような３ビットで表
現できるようなデータを、含めることができるし、イミ
ディエイトデータを使用することを、先行する命令コー
ドで指定して、より多くのビットを利用することもでき
る。例えばレジスタ間接を修飾して１．２．４といった
ディスプレースメントのディスプレースメント付レジス
タ間接を、命令コード長を増加することなく、実現する
ことができる。

【０１５５】条件付とするのは、ビットセット／クリア
／転送に限定されない。条件付きで加算／減算／論理演
算／転送を行うようなものであってもよい。

【０１５６】組合せる命令コードは、新規の命令セット
を考える場合、既存の命令セットの上位互換とする場合
など、適宜、適当な命令コードを組合せるようにしてよ
い。少なくとも、命令コード長の長い命令の一部のワー
ドが単独に実行可能であって、かかる命令の所定のフィ
ールドを、単独で実行する場合にレジスタフィールドと
し、長い命令の一部となる場合に他の情報を定義するよ
うにすればよい。

【０１５７】条件付ビットセット／クリア／転送命令の
条件は一例であり、適宜変更可能である。条件付ビット
セット／クリア／転送命令の前に、比較命令によってコ
ンディションコードを設定する例を示したが、そのほか
の演算命令や、転送命令、ビットテスト命令でも同様で
ある。コンディションコードを設定する命令は任意にす
ることができる。

【０１５８】ＣＰＵのアーキテクチャは、ロードストア
型アーキテクチャでなくてもよい。汎用レジスタは、ア
ドレス及びデータに共通に利用可能なものである必要は
なく、一部または全部がアドレス専用またはデータ専用
のものであってもよい。汎用レジスタのデータサイズに
ついても任意とすることができる。

【０１５９】前置コードの種類は特に限定はされない。
また、前置コードは、転送命令と演算命令などを組合せ
る情報のほか、そのほかの制御情報を含んでもよい。例
えば、データサイズを指示する情報を含んでもよい。ま
た、命令コードの基本単位１６ビットに限定する必要は
なく、８ビット或いは３２ビットなど任意のビット幅と
できる。

【０１６０】簡単のために、バス幅を３２ビットとし、
命令リードを１６ビット単位としたが、命令リードを３
２ビット単位にして高速化することができる。また、バ
ス幅を１６ビットとして、ロングワードのリード／ライ
トを、ワード単位の２回のリード／ライトで実行するよ
うにしてもよい。マイクロコンピュータのその他の機能
ブロックについても何等制約されない。

【０１６１】Ｃ言語によるプログラムはｉｆ文について
説明したが、ｓｗｉｔｃｈ文であっても同様にできる。
各分岐条件を評価する比較命令と条件付ビットセット／
クリア命令を組みにして、必要な数を記述すればよく、
分岐命令を不要にできる。

【０１６２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータに適用した場合について説明したが、こ
れに限定されるものではなく、その他のマイクロコンピ
ュータまたはデータ処理装置にも適用可能であり、本発
明は少なくとも、命令を解読して処理し、演算処理を行
なうデータ処理装置に適用することができる。

【０１６３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。

【０１６４】すなわち、条件付ビットセット／クリア／
転送命令によって、処理状態に応じたメモリ上のフラグ
の設定を容易にすることができ、プログラム容量を縮小
し、高速化を図ることができる。

【０１６５】指定されたメモリからデータをリードする
命令コードと、汎用レジスタ上の所定のビットに、無条
件のビットセット／クリア／転送を行う命令コードとを
組合わせ、後者の汎用レジスタを指定するフィールド
を、条件フィールドとして、論理的・物理的規模の増大
を最小限とし、既存のＣＰＵと互換性を維持することが
できる。

【０１６６】また、既存の、メモリ−レジスタ間の転送
を行なう命令コード、レジスタに対する演算命令コード
を組合せ、これを結合させる前置コードを以ってメモリ
上のデータに対する演算命令を実現する場合に、汎用レ
ジスタを指定するフィールドに別の定義情報を持つよう
にして、命令コード長を増加させることなく、更に、多
様な命令機能を実現することができる。ＣＰＵの使い勝
手の向上、命令コード長の短縮、及び処理性能の向上を
実現することになる。

【図面の簡単な説明】

【図１】本発明の適用されたマイクロコンピュータのブ
ロック図である。

【図２】ＣＰＵに内蔵されている汎用レジスタ及び制御
レジスタの構成例（プログラミングモデル）を示す図で
ある。

【図３】実効アドレスの計算方法を説明するための図で
ある。

【図４】従来技術のＣＰＵの機械語の命令フォーマット
の一例を示す図である。

【図５】従来技術のＣＰＵのメモリに対する転送命令の
例の詳細な命令フォーマットを示す図である。

【図６】前置コード（制御コード）のフォーマットを示
す図である。

【図７】本発明によるメモリに対する演算命令の命令フ
ォーマットの組合せを示す図である。

【図８】本発明によるメモリに対する演算命令の命令フ
ォーマットの組合せを示す図である。

【図９】本発明によるメモリに対する演算命令の命令フ
ォーマットの組合せを示す図である。

【図１０】本発明によるメモリに対する演算命令の命令
フォーマットの組合せを示す図である。

【図１１】メモリ上のデータに対するキャリ付加算命令
の例を示す図である。

【図１２】本発明の条件付ビットセット／クリア／転送
命令の説明図である。

【図１３】本発明の無条件／条件付ビットセット／クリ
ア／転送命令の命令フォーマットを示す図である。

【図１４】ＣＰＵの構成例を示す図である。

【図１５】ＡＬＵのビット操作命令に関係する部分のブ
ロックを示す図である。

【図１６】メモリ−メモリ型の加算命令の実行タイミン
グを示す図である。

【図１７】条件付ビット転送命令の例の実行タイミング
を示す図である。

【図１８】図１７の条件付ビット転送命令の実行タイミ
ングに対応する制御信号の制御内容を示す動作フロー図
である。

【図１９】条件付ビットセット命令の例の実行タイミン
グを示す図である。

【符号の説明】

ＡＩＮ０〜ＡＩＮ７…アナログデータの入出力端子、Ａ
Ｖｓｓ…アナロググランドレベル端子、ＡＶｃｃ…アナ
ログ電源電圧レベル端子、ＢＳＥＴ…ビットセット、Ｂ
ＣＬＲ…ビットクリア、ＢＳＴ…ビット転送、Ｃ，Ｖ，
Ｚ，Ｎ…フラグ、ＣＨ…命令変更部、ＣＰＧ…クロック
発振器、ＣＣＲ…コンディションコードレジスタ、ＤＢ
Ｗ…ライトデータバッファ、ＤＥＣ…命令デコーダ、
Ｅ，Ｒ，ＥＲ，ＲＨ，ＲＬ…汎用レジスタ、ＥＸＴＡ
Ｌ，ＸＴＡＬ…クロック入力端子、ＩＮＴ…割込コント
ローラ、ＩＯＰ１〜ＩＯＰ９…入出力ポート、ＩＲ…命
令レジスタ、ＭＯＤＳ，ＭＯＤＤ…結合された命令の一
部である情報、ＭＯＤＯＰＴ…修飾情報、ＰＣ…プログ
ラムカウンタ、ｐｆ…前置コード、ＲＳＥＬ…レジスタ
セレクタ、ＴＭＧ…ステージコード、ＴＲＡ…テンポラ
リレジスタ、Ｖｓｓ…グランドレベル端子、Ｖｃｃ…電
源電圧レベル端子。

Claims (5)

【特許請求の範囲】
1. 【請求項１】命令コードを読み込んで動作するマイクロ
   コンピュータであって、 コンディションコードの状態を条件として、 アドレス空間上のデータの指定されたビットの操作内容
   を変更する命令実行手段を有し、 前記命令実行手段を定義する命令コードは、アドレス空
   間上のアドレスを指定するための情報と、ビットを指定
   する情報と、条件を指定する情報を含み、 前記命令実行手段は、演算手段を有し、 前記演算手段は、前記ビットを指定する情報を解読し
   て、指定されないビットを保持し、 前記条件を指定する情報と前記コンディションコードの
   状態を解読して、指定されたビットのデータを生成する
   手段を含むことを特徴とするマイクロコンピュータ。
2. 【請求項２】請求項１記載のマイクロコンピュータであ
   って、 汎用レジスタ上のデータの指定されたビットを操作する
   命令実行手段を含み、 前記汎用レジスタ上のデータの指定されたビットを操作
   する命令の命令コードは、前記アドレス空間上のデータ
   の指定されたビットを、コンディションコードの状態を
   条件として操作内容を変更する命令の命令コードの一部
   と共通であって、 当該命令コードの一部のビットは、前記汎用レジスタ上
   のデータの指定されたビットを操作する命令の命令コー
   ドとしては汎用レジスタを指定し、 前記アドレス空間上のデータの指定されたビットを、コ
   ンディションコードの状態を条件として操作内容を変更
   する命令の命令コードとしては条件を指定することを特
   徴とするマイクロコンピュータ。
3. 【請求項３】請求項１または２に記載のマイクロコンピ
   ュータであって、 前記コンディションコードは、演算結果を反映するもの
   であって、 前記コンディションコードの状態は比較の一致を示すも
   のを含み、 前記条件の成立／不成立に従って、 前記アドレス空間上のデータの指定されたビットをセッ
   トするか、クリアするかを変更することを特徴とするマ
   イクロコンピュータ。
4. 【請求項４】請求項１乃至３のいずれかに記載のマイク
   ロコンピュータであって、 前記コンディションコードは、演算結果を反映するもの
   であって、 前記条件の成立時に、前記アドレス空間上のデータの指
   定されたビットをセット、またはクリアし、 不成立時に、前記アドレス空間上のデータの指定された
   ビットを保持することを特徴とするマイクロコンピュー
   タ。
5. 【請求項５】命令コードを読み込んで動作し、データま
   たはアドレスを格納可能なレジスタを有するマイクロコ
   ンピュータであって、 メモリとレジスタ間のデータ転送を行なう転送命令と、 レジスタ上のデータに対して演算を行なう演算命令を持
   ち、 前置コードと、前記転送命令の命令コードと、前記演算
   命令の命令コードを、順次読み込んで、一つの命令とし
   て解釈し、 メモリ上のデータに対する演算を実行する命令実行手段
   を有し、 前記命令実行手段は命令コードで指定されない処理を禁
   止する手段と、 前記転送命令の命令コードの実行時に、コンディション
   コードの変化を抑止する手段とを含み、 メモリとレジスタ間のデータ転送を行なう転送命令また
   はレジスタ上のデータに対して演算を行なう演算命令の
   レジスタを指定するビットを、前記前置コードと、前記
   転送命令の命令コードと、前記演算命令の命令コードを
   含む、一つの命令として、命令の動作を定義するビット
   とすることを特徴とするマイクロコンピュータ。