JPH0484257A - 並列演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の演算素子を用いて演算処理を高速化す
る並列演算装置に関する。

［従来の技術〕 従来より、１枚の印刷回８基板上に演算素子及びメモリ
を搭載する演算モジュールを、複数用いる並列演算装置
があった。ここで演算モジュールは１本の共通バスに複
数接続するため、共通バスに接続する入出力線の負荷は
モジュール当り１素子分とする必要がある。すなわち、
演算モジュール毎に信号バッファを用意する必要があっ
た。さらに、モジュール内でいくつかの制御回路、メモ
リなどが演算素子に接続されるため、共通バスと接続す
るための信号バッファの他に、演算素子接続のために信
号バッファが必要であった。

〔発明が解決しようとする課題〕

前記従来の構成により並列演算装置では、１つの演算モ
ジュール当り２組以上の信号バッファが必要であった。

近年、演算精度は３２ビット〜６４ビントが要請されて
いる。信号バッファ用ＩＣは、１パツケージに８木の入
出力データ線を持つものが限度であり、６４ビツトの信
号バッファ２組を構成するためには、１６素子ものＪＣ
が必要となる。

従って、演算モジュールの基板面積を小さくすることは
困難であり、小型の並列演算装置を実現することはでき
なかった。さらに上記のようにモジュール毎に信号バッ
ファを用いた場合にも、共通バスに対する負荷は１モジ
ユール、すなわち１演算素子当り１素子分であり、共通
バスに接続可能なモジュール数は１０〜２０が限度であ
った。つまり、前記従来の構成では、並列演算素子数は
１０〜２０が限度であった。

本発明の目的は、前記従来技術の課題を解決した、小型
かつ高性能な並列演算装置を提供することにある。

［課題を解決するための手段〕 本発明は、複数の演算素子を用いて演算処理を高速化す
る並列演算装置において、 ２箇所の相異なる演算素子と接続可能である２ポートメ
モリと、２ポートメモリの一方の入出力端子に接続され
た演算素子及びコントロール回路と、２ポートメモリの
他方の入出力端子に接続されたコントロール回路及びモ
ジュール接続端子とをそれぞれ１枚の印刷回路基板上に
搭載した複数の演算モジュールと、 前記複数の演算モジュールを接続する複数のモジュール
接続端子と、前記複数のモジュール接続端子を一方の入
出力端子に共通に接続した信号へソファと、前記信号バ
・ソファの他方の端子に接続されたホスト接続端子とを
１枚の印刷回路基板上に搭載したインターフェースモジ
ュール、とから成ることを特徴とする。

〔実施例〕

本発明の実施例について、図面を用いて説明する。

第１図は、本発明の並列演算装置の一実施例の構成を示
すブロック図である。従来技術の課題を解決するため、
実際の演算を行う部分を演算モジュール２．３として、
また、共通バスに接続する部分をインターフェースモジ
ュール１として分割する。

演算モジュール２．３は、それぞれ２ポートメモリ３２
．３３と、演算素子１２．１３と、コントロール回路２
２．２３．４２．４３と、モジュール接続端子５２゜５
３からなる。

２ポートメモリ３２．３３は、内部のメモリ素子に対し
て２組の入出力端子を持っており、２箇所の相異なる演
算素子と接続し、記録内容の交換が可能である。２ポー
トメモリ３２．３３の一方の入出力端子には、演算素子
１２．１３及びコントロール回路２２、２３が接続され
る。演算素子側のバス６２．６３には少数の素子しか接
続されないため、信号バッファを省略することができる
。さらにバス６２．６３に外部接続端子９２．９３を接
続しておくことにより、演算素子毎に必要な入出力回路
などの拡張が可能となる。ただし、外部接続端子９２．
９３は本発明を構成するのに必須の要件ではない。

コントロール回路２２．２３．４２．４３は、演算素子
の起動制御、演算終了フラグの入出力、少量データの交
換、演算モジュール機能の切り替えなど、種々の機能を
実現する。このため、２ポートメモリ３２．３３の入出
力端子に対し、演算素子側とインターフェースポート側
に必要である。

モジュール接続端子５２．５３４こより、演算モジュー
ル２．３をインターフェースモジュール１と接続する。

必要な信号線はデータ線、アドレス線。

制御信号線及び電源線である。

各演算モジュール２．３の以上のすべての機能は、それ
ぞれ、１枚の印刷回路基板上に搭載する。

本実施例の構成により信号バンファをすべて省略するこ
とが可能であるため、小さい面積の基板にて必要な演算
機能を実現可能である。

一方、インターフェースモジュール１には、複数のモジ
ュール接続端子１０２．１０３を設け、演算モジュール
２，３を接続する。接続する２つの演算モジュールに対
しホスト計算機バスへの負荷を１素子分とするため、信
号バッファ１１０を用意する。

信号バンファ１１０の一方はモジュール接続端子１０２
、１０３と接続し、他方の端子にはホスト接続端子１０
１を接続する。これら要素を一枚の印刷回路基板上に搭
載し、インターフェースモジュール１を構成する。

第２図は本実施例の並列演算装置の実装形態の一例を示
す斜視図である。インターフェースモジュール１上にモ
ジュール接続端子１０２．１０３が設置され、その上に
演算モジュール２，３を搭載する。

本発明に従う構成によれば演算モジュールの構成の簡素
化が可能なため、図に示したように複数の演算モジュー
ル２，３をインターフェースモジュール１と一体化し、
従来のインターフェースモジュールと同様の形態にてホ
スト計算機に搭載することができる。

第２図に示した演算モジュール２，３では、外部接続端
子９２．９３を印刷回路基板上に用意している。これに
より、演算素子毎に必要な入出力回路などの拡張が可能
となる。外部接続端子９２．９３は、それぞれ演算素子
１２．１３の入出力パスに接続されているのみであるの
で、演算モジュール２，３上でコネクタの面積を必要と
するのみである。

インターフェースモジュール１のホスト接続端子１０１
は、−例として多くのパーソナルコンピュータにて使用
されているカードエツジコネクタを用いている。

本実施例には２つの演算モジュール２，３を示したが、
これと同一の構成を持つ複数の演算モジュールを用いる
ことにより、並列演算性能を向上することができる。

本発明に従う並列演算装置における演算素子数の上限は
、以下により求めることができる。インターフェースモ
ジュール１上に接続可能である演算モジュールの枚数は
、コントロール回路４２．４３及び２ポートメモリ３２
．　’３３と、インターフェースモジュール１上の信号
バッファ１１０のドライブ能力によって定まる。２ポー
トメモリ３２．３３に関して、信号バッファ１１０を内
蔵したメモリモジュールを用いた場合、２０素子以上の
ドライブ能力がある。各演算モジュールの入力負荷がメ
モリモジ、ニール及びコントロール回路４２．４３の合
計２素子分であるとき、１枚のインターフェースモジュ
ール当り１０枚程度の演算モジュールを接続可能である
。

ホスト計算機バスに直接インターフェースモジュール１
を接続する場合、ホスト計算機の構成によるが、５〜１
０枚程度程度可能であると考えられる。

演算モジュール用に専用のバスが用意される場合、２０
枚程度接続可能となる。以上から、本発明に従う構成に
よれば、合計５０〜２００の演算素子による並列演算が
可能となる。

以上本発明の一実施例について説明したが、本発明の範
囲内で種々の変形、変更が可能である。

例えば、インターフェースモジュール１上にはハードウ
ェアによりデータを転送するＤＭＡ回路を設けることが
可能であり、これによりホスト計算機と独立して演算モ
ジュール間のデータ交換が実現できる。その他、直接外
部とデータを入出力するための外部インターフェースを
インターフェースモジュール１上に設ける変形も可能で
あり、本発明の主旨を変えるものではない。

また、インターフェースモジュール１のホスト接続端子
１０１には、カードエツジコネクタを用いたが、ＤＩＮ
コネクタなどインターフェースモジュールの形態を変更
することにより、種々の計算機に対応することができる
。このとき、設計変更はインターフェースモジュールの
みで十分であり、演算モジュールはすべて共通に利用可
能である。

〔発明の効果〕

以上説明したように本発明によれば、簡単な構成により
演算モジュールを構成することが可能であり、小型かつ
安価に並列演算装置を実現することが可能である。特に
、演算素子として１チツプにて演算制御機能を完結して
いる高性能シグナルプロセッサを用いた場合、少ないＬ
ＳＩチップ数で演算モジュールを実現可能である。

本発明に従う構成では単位演算モジュールが小型かつ安
価であるため、演算モジュール数の増加による並列度の
向上が容易である。また、ホスト計算機バスに対する負
荷として、１０枚程度の演算モジュール毎に１素子分の
負荷とすることができるため、前述の通り、５０〜２０
０演算素子による並列演算装置を容易に実現可能である
。

また、個々の演算モジュール上に外部接続端子を設ける
ことにより、コネクタ以外に演算モジュール上のハード
ウェアの増加無しに演算素子毎の外部入出力回路を増設
可能とする構成をとることができる。

さらに、共通の演算モジュールを用い、インターフェー
スモジュールのみ設計変更することにより、種々のホス
ト計算機に接続可能となる。従って、多くの応用に対し
、設計開発費を低減させることができる。

以上のように、本発明によれば、従来の課題を解決した
並列演算装置が得られる。

【図面の簡単な説明】

第１図は、本発明の並列演算装置の一実施例の構成を示
すブロック図、 第２図は、第１図の並列演算装置の実装形態の一例を示
す斜視図である。 １・・・・・インターフェースモジュール２．３・・・
演算モジュール １２、１３・・・演算素子 ３２、３３・・・２ポートメモリ ２２、２３．４２．４３　　・・コントロール回路５２
、５３．１０２．１０３．１０４　　・・モジュール接
続端子１０１　　・・・・ホスト接続端子 １１０　　・・・・信号バッファ

Claims (1)

【特許請求の範囲】
1. （１）複数の演算素子を用いて演算処理を高速化する並
   列演算装置において、 ２箇所の相異なる演算素子と接続可能である２ポートメ
   モリと、２ポートメモリの一方の入出力端子に接続され
   た演算素子及びコントロール回路と、２ポートメモリの
   他方の入出力端子に接続されたコントロール回路及びモ
   ジュール接続端子とをそれぞれ１枚の印刷回路基板上に
   搭載した複数の演算モジュールと、 前記複数の演算モジュールを接続する複数のモジュール
   接続端子と、前記複数のモジュール接続端子を一方の入
   出力端子に共通に接続した信号バッファと、前記信号バ
   ッファの他方の端子に接続されたホスト接続端子とを１
   枚の印刷回路基板上に搭載したインターフェースモジュ
   ール、 とから成ることを特徴とする並列演算装置。