JP2955607B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、1000個以上のプロセッサを結合してなる情
報処理装置に関するものである。

〔従来の技術〕

従来のプロセッサ結合装置は、特開昭62−42261号に
示されるように、ICチップがｎ次元の立方体という形で
接続されていた。上記装置ではプロセッサ総数が2ⁿ個、
最大距離がｎ、平均距離がおよそn/2、１個のICチップ
あたりの接続数がｎである。

ここで、ICチップ間の距離とは、それらのICチップを
接続する最小の接続線の本数である。そして、最大距離
とは、最も離れたICチップ間の距離を表し、平均距離は
異なるICチップ間の距離の平均を表すものとする。例え
ば、上記方法によればプロセッサ数4096のときの最大距
離は12となる。

上記方法では、１個のICチップ当りの接続数をｎとす
るとき、2ⁿ個より多数のICチップを接続することができ
ず、さらに2ⁿ個より少ない数、すなわち、２^２＊個のIC
チップを接続する場合は、１個のICチップあたり（ｎ−
ｎ^＊）本の接続端子が無駄になるという問題があった。

これは１個のICチップあたりの接続数が、ICチップ総
数に依存するために生じる問題である。

また、プロセッサ間結合の他の代表例は、上記各プロ
セッサを２次元格子状に配置する方法である。例えば、
アイ・イー・イー・イー・コンピュータマガジン、第19
巻、第５号（1986年）（I.E.E.E.Computer,Vol19,No.5
（1986））の第68頁〜第79頁の第４図に示されている。
上記例では、合計128個のプロセッサが16×８の２次元
格子状に配置されている。同時に最上位行と最下位行と
が結合されており、最左列と最右列とが互いに結合され
ている。このような結合は、エンド・アラウンド・２次
元格子と呼ばれている。

〔発明が解決しようとする課題〕

上記エンド・アラウンド・２次元結合では、１個のプ
ロセッサあたりの結合数は４であり、プロセッサの総数
には依存しない。しかしながら、n_x×n_yのエンド・アラ
ウンド・２次元格子では、最大距離が となる。例えば、n_x＝n_y＝64の場合、すなわち、プロセ
ッサ数が4096の場合は、最大距離が64になってしまう。

プロセッサ数が4096のｎ次元超格子結合では、最大距
離が12であるのに較べ、64/125.3倍のオーバヘッドに
なってしまう。

本発明の目的は、ｎ本の接続を有するICチップが与え
られたときに、相互に接続できるICチップ数には制限が
なく、かつ、ICチップ間の最大距離が小さいプロセッサ
結合を実現した情報処理装置を得ることにある。

〔課題を解決するための手段〕

上記目的は、１個のICチップあたりの接続を、２次元
格子結合に加え、一定数の接続線を追加することにより
達成される。

〔作用〕

２次元格子結合に対して新しく加えられた接続線は、
隣接するICチップ以外のICチップへの飛び越し接続線と
して利用することができる。このため、飛び越しの効果
により、ICチップ間の最大距離を、ICチップ総数の４乗
根の２倍程度以下にまで低下させることができる。ICチ
ップ数が4096のとき、最大距離８〜14程度にまで低下さ
せることができる。

〔実施例〕

つぎに本発明の実施例を図面とともに説明する。第１
図は本発明の情報処理装置におけるプロセッサ結合の第
１実施例を示す図、第２図はICチップの論理的な接続端
子を示す図、第３図は第１実施例における最下行の接続
を示す図、第４図は上記第１実施例における最左列の接
続を示す図、第５図は本発明による第２実施例を示す
図、第６図は上記第２実施例における最下行の接続を示
す図、第７図はICチップの論理的結合の３次元配置図、
第８図は本発明による第３実施例を示す図、第９図は上
記第３実施例における最下行の接続図、第10図は上記第
３実施例の３次元配置図、第11図は本発明の第４実施例
を示す図、第12図は本発明の第５実施例を示す図、第13
図は本発明の第６実施例を示す図、第14図は結合線の接
続信号例を示す図、第15図は上記第６実施例におけるタ
イムチャートを示す図である。なお、第１図〜第13図に
おいては、プロセッサ同士を単線でつないでプロセッサ
間結合を示しているが、実際には後に第14図にて説明す
るようにプロセッサ同士の接続には複数の接続線が必要
である。実際の接続線による結合を物理的結合と呼ぶな
ら、これら接続線を単線で表し、単にプロセッサ同士が
結合されている事を示すときには、これを論理的結合と
呼ぶことができる。第７図についての「論理的結合」と
はこのことであり、第２図についての「論理的な接続端
子」も実際にプロセッサ同士の結合に必要な複数の接続
端子をひと纏めにして指すものである。また、以下時に
ことわりがない限り「結合」とは上記の論理的結合を指
す。

第１図に示す第１実施例は、64個のICチップを本発明
の方法により接続した例である。図における正方形は１
個のICチップを表す。各ICチップには（0,0）から（7,
7）までの２次元アドレスが付けられている。例えば左
下端のICチップのアドレスは（0,0）であり、右下端のI
Cチップのアドレスは（7,0）である。第１実施例では、
各ICチップがそれぞれ８方向に接続が行われ、そのため
接続総数は64×8/2＝256になる。第１図では図面を見易
くするため、すべての接続を図示せず、ICチップ（0,
0）、（3,4）、（6,2）に接続するもの、すなわち、合
計３×８＝24の接続だけを示した。

ICチップ（0,0）は２次元格子結合として、ｘ軸方向
に（1,0）および（7,0）、ｙ軸方向に（0,1）、（0,7）
に接続されている。同時に飛び越し結合として、ｘ軸方
向に（3,0）（5,0）、ｙ軸方向に（0,3）、（0,5）に接
続されている。

ICチップ（3,4）は、同様に２次元格子結合として、
ｘ軸方向に（4,4）、（2,4）、ｙ軸方向に（3,5）、
（3,3）に接続されている。同時に飛び越し結合とし
て、ｘ軸方向に（6,4）、（0,4）、ｙ軸方向に（3,
7）、（3,1）に接続されている。ICチップ（6,2）も同
様に２次元格子結合として、ｘ軸方向に（7,2）、（5,
2）、ｙ軸方向に（6,3）、（6,1）に接続され、同時に
飛び越し結合として、ｘ軸方向に（1,2）、（3,2）、ｙ
軸方向に（6,5）、（6,7）に接続されている。

上記例に示したように、第１実施例のような結合にお
いては、ICチップ（x,y）はつぎの８方向の接続をもっ
ている。

２次元格子結合−ｘ軸（ｘ±1 mod8,y） −ｙ軸（x,y±1 mod8） 飛び越し結合 −ｘ軸（ｘ±3 mod8,y） −ｙ軸（x,y±3 mod8） ここでａ±b modcは、正整数a,b,cに対し、ａ±ｂを
ｃで割ったときの０〜ｃ−１までの剰余を表す。

第１図で示した第１実施例の結合においては、ICチッ
プ間の最大距離は４である。その理由はつぎの通りであ
る。ｘ軸方向へは２個の結合を経由して接続され、ま
た、ｙ軸方向も同様に２個の結合を経由して接続され
る。したがって、２つのICチップに対し、最悪の場合で
も４個の結合を経由して接続する径路が存在する。ICチ
ップ間の平均距離は、計算機プログラムを用いて求める
と2.54になる。

第２図は第１図に示す第１実施例における１個のICチ
ップの論理的な接続端子を示した図である。ICチップ１
は、NO,NI,EO,EI,SO,SI,WO,WIの合計８方向の接続をも
っている。第２図においては各接続線が１本の線で表さ
れているが、物理的には後述されるようにそれぞれ複数
の信号線で実現される。

第３図は第１図に示す第１実施例における最下行、す
なわち（0,0）（1,0）〜（7,0）の接続を示したもので
ある。結合線10〜17は、２次元格子結合におけるｘ軸方
向の隣接結合に一致する。また、結合線20〜27は、２次
元格子結合におけるｘ軸方向の飛び越し結合に一致す
る。結合線10〜17はｘ軸方向における環状の結合を実現
し、結合線20〜27は上記環状結合における弦結合を形成
する。

第４図は第１実施例を示す第１図の最左列、すなわち
（0,0）（1,0）〜（7,0）の接続を示した図である。結
合線30〜37は、２次元格子結合におけるｙ軸方向の隣接
結合に一致する。また、結合線40〜47は、２次元格子結
合におけるｙ軸方向の飛び越し結合に一致する。結合軸
30〜37はｙ軸方向の結合を実現し、結合線40〜47は上記
環状結合の弦結合を形成する。

より一般的に、本発明の結合法をつぎに示す。n_x×n_y
個のICチップを接続する場合に、ｘ軸方向の飛び越し結
合距離をc_x、ｙ軸方向の飛び越し結合距離をc_yとする。
１＜c_x＜n_x、１＜c_y＜n_yが成り立ち、このとき、ICチッ
プ（x,y）はつぎの８方向の接続をもつ。

２次元格子結合−ｘ軸（ｘ±1 modn_x,y） −ｙ軸（x,y±1 modn_y） 飛び越し結合 −ｘ軸（ｘ±c_x modn_x,y） −ｙ軸（x,y±c_y modn_y） 第１図に示す例では、n_x＝n_y＝８、c_x＝c_y＝３となっ
ている。

第５図は本発明による第２実施例を示す図である。第
２実施例では、ICチップの数は第１実施例と同様に、８
×８＝64個であり、n_x＝n_y＝８である。また、飛び越し
結合距離は、ｘ軸ｙ軸ともに２である。すなわち、c_x＝
c_y＝２である。

第５図において、64個のICチップはそれぞれ８方向の
結合をもっており、合計64×8/2＝256の結合が存在す
る。第５図では第１図と同様に図面の見易さを考慮し、
ICチップ（0,0）、（3,4）（6,2）の結合線だけを示し
ている。

第５図の第２実施例では、ICチップ（x,y）はそれぞ
れつぎの結合をもっている。

２次元格子結合−ｘ軸（ｘ±1 mod8,y） −ｙ軸（x,y±1 mod8） 飛び越し結合 −ｘ軸（ｘ±2 mod8,y） −ｙ軸（x,y±2 mod8） 上記第２実施例に示される結合において、ICチップ間
の最大距離は４であり、その理由はつぎの通りである。
ｘ軸方向へは、２個の結合を経由して接続される。ま
た、ｙ軸方向も同様であり２個の結合を経由して接続さ
れる。したがって、２つのICチップに対し、最悪の場合
でも４個の結合を経由して接続する方法がある。平均距
離は計算機プログラムを用いて求めると2.54になる。

第６図は上記第２実施例における最下行の結合、すな
わち、ICチップ（0,0）、（1,0）〜（7,0）の結合を示
す図である。結合線50〜57は２次元格子結合におけるｘ
軸方向の隣接結合に一致する。また、結合線60〜67はｘ
軸方向の飛び越し結合に一致する。結合線50〜57はｘ軸
方向の環状結合を実現し、結合線60〜67はこの環状結合
の弦結合を形成する。ｙ軸方向にも第６図同様に、環状
結合と弦結合とを形成する。

第７図は上記第２実施例の結合を、３次元結合に適応
させた例を示す図である。第７図では、合計64個のICチ
ップ（0,0）〜（7,7）が、ｘ軸、ｙ軸、ｚ軸にそれぞれ
8,4,2個づつ配置されている。ｘ軸方向の結合は第５図
のｘ軸方向の結合と一致する。ｙ軸方向の結合は、例え
ば、ICチップ（0,0）とICチップ（0,2）との結合に示さ
れるように、第５図におけるｙ軸方向の飛び越し結合に
一致する。ｚ軸方向の結合は、例えばICチップ（0,0）
とICチップ（0,1）に示されるように、第５図における
ｙ軸方向の隣接結合に一致する。

一般にn_x×n_y個のICチップをｘ軸方向にn_x個、ｙ軸方
向にn_y個だけ２次元格子状に結合し、さらに、ｘ軸、ｙ
軸方向にそれぞれ距離c_x,c_yの結合をもつICチップ間の
結合に対し、c_yがn_yを割り切るとき、３次元直方体結合
が実現できる。このとき、ｘ軸、ｙ軸、ｚ軸方向にそれ
ぞれx_x,c_y,n_y/c_y個のICチップが配置され、３次元の隣
接接続を実現できる。ｙ軸方向およびｚ軸方向について
は、必ずしもエンド・アラウンドとはならない。

上記のような３次元の隣接接続は、３次元のデバイス
解析、あるいは３次元の流体解析等に有効である。上記
第２実施例では、ICチップ（x,y）がそれぞれつぎの結
合をもっている。

２次元格子結合−ｘ軸（ｘ±1 mod16,y） −ｙ軸（x,y±1 mod16） 飛び越し結合 −ｘ軸（ｘ±4 mod16,y） −ｙ軸（x,y±4 mod16） 第８図は本発明による第３実施例を示す図である。本
実施例では、ICチップの数は16×16＝256個であり、n_x
＝n_y＝16である。また、飛び越し結合距離c_x,c_yはとも
に４である。各ICチップは（0,0）−（15,15）の２次元
アドレスを有している。第８図において、上記256個のI
Cチップはそれぞれ８方向の結合をもっており、合計256
×8/2＝1024の結合が存在する。第８図は図面の見易さ
を考慮し、ICチップ（0,0）、（4,11）、（13,2）の結
合線だけを示している。本実施例において、ICチップ
（0,0）は２次元格子結合として、ｘ軸方向にICチップ
（1,0）、（15,0）と接続されており、ｙ軸方向にICチ
ップ（0,1）、（0,15）と接続されている。また、飛び
越し結合として、ｘ軸方向にICチップ（4,0）、（12,
0）と接続されており、ｙ軸方向にICチップ（0,4）、
（0,12）と接続されており、ICチップ（4,11）は同様の
順序でICチップ（5,11）、（3,11）、（4,12）、（4,1
0）、（8,11）、（0,11）、（4,15）、（4,7）と接続さ
れている。ICチップ（13,2）は同様の順序でICチップ
（14,2）、（12,2）、（13,3）、（13,1）、（1,2）、
（9,2）、（13,6）、（13,14）と接続されている。

上記第３実施例に示される結合において、ICチップ間
の最大距離は６であり、理由はつぎの通りである。ｘ軸
方向へは３個の結合を経由して接続される。例えば、IC
チップ（0,0）と（0,10）とは、ICチップ（0,12）、
（0,11）を経由して接続される。また、ｙ軸方向も同様
に３個の結合を経由して接続される。したがって、２つ
のICチップに対し、最悪の場合でも６個の結合を経由し
て接続する方法がある。平均距離は計算機プログラムを
用いて求めると3.77になる。

第９図は第８図に示す第３実施例における最下行の結
合、すなわち、ICチップ（0,0）、（1,0）〜（15,0）の
結合を示した図である。結合線60〜75は２次元格子結合
におけるｘ軸方向の隣接結合に一致する。また、結合線
80〜95はｘ軸方向の飛び越し結合に一致する。結合線60
〜75はｘ軸方向の環状結合を実現し、結合線80〜95は上
記環状結合の弦結合を形成する。ｙ軸方向にも上記同様
に環状結合とともに弦結合を形成する。

第10図は上記第３実施例の結合を３次元結合に適応さ
せた例を示す図である。第10図では合計256個のICチッ
プ（0,0）〜（15,15）が、ｘ軸、ｙ軸、ｚ軸にそれぞれ
n_x＝８、c_y＝４、n_y/c_y＝４個づつ配置されている。た
だし、図面の見易さを考慮して、ｙ軸方向の結合は左右
両端だけを示している。第10図におけるｘ軸方向の結合
は第８図のｘ軸方向の結合と一致する。また、第10図に
おけるｙ軸方向の結合は、例えばICチップ（0,0）とIC
チップ（0,4）との結合に示されるように、第８図にお
けるｙ軸方向の飛び越し結合に一致する。ICチップ（0,
4）と（0,8）、ICチップ（0,8）と（0,12）も同様に、
ｙ軸方向の飛び越し結合によって接続されている。第10
図ｚ軸方向の結合は、例えばICチップ（0,0）とICチッ
プ（0,1）に示されるように、第８図におけるｙ軸方向
の隣接結合に一致する。

第11図は本発明の第４実施例を示す。本実施例ではIC
チップの数が64×64＝4096個であり、n_x＝n_y＝64であ
る。また、飛び越し結合距離c_x,c_yは、ともに８であ
る。各ICチップは（0,0）〜（63,63）の２次元アドレス
を有している。図面の見易さを考慮して、一部のICチッ
プだけを図示している。第11図で示す4096個のICチップ
（0,0）〜（63,63）は、それぞれ８方向の結合を有して
おり、合計として4096×8/2＝16384の結合が存在する。
第11図では図面の見易さを考慮し、ICチップ（0,0）、
（31,31）、（62,2）の結合線だけを示している。上記
例において、ICチップ（0,0）は２次元格子結合とし
て、ｘ軸方向にICチップ（1,0）、（63,0）と接続して
おり、ｙ軸方向にはICチップ（0,1）、（0,63）に接続
されている。飛び越し結合として、ｘ軸方向にICチップ
（8,0）、（56,0）と接続されており、ｙ軸方向にICチ
ップ（0,8）、（0,56）と接続されている。ICチップ（3
1,31）は同様の順序で、ICチップ（32,31）、（30,3
1）、（31,32）、（31,30）、（39,11）、（23,31）、
（31,39）、（31,23）と接続されている。ICチップ（6
2,2）は同様の順序で、ICチップ（63,2）、（61,2）、
（62,3）、（62,1）、（6,2）、（54,2）、（62,10）、
（62,58）と接続されている。

上記のように第11図の第４実施例では、ICチップ（x,
y）はそれぞれつぎの結合をもっている。

２次元格子結合−ｘ軸（ｘ±1 mod64,y） −ｙ軸（x,y±1 mod64） 飛び越し結合 −ｘ軸（ｘ±8 mod64,y） −ｙ軸（x,y±8 mod64） 上記第４実施例に示した結合において、ICチップ間の
最大距離および平均距離は、計算機プログラムを用いて
計算すると、それぞれ14および7.88になる。１個のICあ
たりの接続数は８である。

12次元の立方体結合では、ICチップ数が4096個であ
る。最大距離、平均距離および１個のICあたりの接続数
は、それぞれ12,約6.0,12である。上記実施例では平均
距離で約30％劣る。

第４実施例では１個のICあたりの接続数が８であり、
12次元の立方体結合に較べて３分の２である。総接続数
も３分の２であり、ハードウェアが少なくてよいという
利点がある。

第12図に示す本発明の第５実施例では、ICチップの数
が64×64＝4096個であり、n_x＝n_y＝64である。上記第４
実施例との相異は、本第５実施例が各方向について複数
の結合線を有することである。また、飛び越し結合距離
は２および８である。各ICチップは（0,0）−（63,63）
の２次元アドレスを有している。第12図では図面の見易
さを考慮し、一部のICチップだけを図示した。

第12図の第５実施例では、4096個のICチップがそれぞ
れ12方向の結合をもっており、合計4096×12/2＝24576
の結合が存在する。第12図では図面の見易さを考慮し、
ICチップ（0,0）、（31,31）、（62,2）の結合線だけを
示している。上記例において、ICチップ（0,0）は２次
元格子結合として、ｘ軸方向にICチップ（1,0）、（63,
0）と接続されており、ｙ軸方向にICチップ（0,1）、
（0,63）と接続されている。飛び越し結合として、ｘ軸
方向にICチップ（2,0）、（8,0）、（62,0）、（56,0）
と接続されており、ｙ軸方向にICチップ（0,2）、（0,
8）、（0,62）、（0,56）と接続されている。ICチップ
（31,31）は同様の順序で、ICチップ（33,31）、（39,3
1）、（29,31）、（23,31）、（31,33）、（31,39）、
（31,29）、（31,23）と接続されている。ICチップ（6
2,2）は同様の順序で、ICチップ（0,2）、（6,2）、（6
0,2）、（54,2）、（62,4）、（62,10）、（62,0）、
（62,58）と接続されている。

上記のように第12図に示す第５実施例では、ICチップ
（x,y）はそれぞれつぎの結合をもっている。

２次元格子結合−ｘ軸（ｘ±1 mod64,y） −ｙ軸（x,y±1 mod64） 飛び越し結合 −ｘ軸（ｘ±2 mod64,y） （ｘ±8 mod64,y） −ｙ軸（x,y±2 mod64） （x,y±8 mod64） 上記第５実施例に示した結合において、ICチップ間の
最大距離および平均距離は、計算機プログラムを用いて
計算すると、それぞれ12および6.38になる。１個のICあ
たりの接続数は12である。第４実施例に較べ最大距離、
平均距離ともに、より小さな値になっている。

12次元の立方体結合では、ICチップ数が4096個であ
る。最大距離、平均距離、１個のICあたりの接続数は、
それぞれ12,約6.0,12である。第12図に示した第５実施
例では、平均距離で12次元の立方体結合に較べ約６％劣
るが、ほぼ同等ということができる。

第13図は本発明の第６実施例を示すが、本実施例で
は、ICチップの数が64×64＝4096個であり、n_x＝n_y＝64
である。前記第４実施例との相異は、本実施例が対角方
向についても結合線を有することである。ｘ軸およびｙ
軸方向の飛び越し距離は８であり、対角方向の飛び越し
は（6,6）の大きさの変位をもち、各ICチップは（0,0）
〜（63,63）の２次元アドレスを有している。第６実施
例を示す第13図では、図面の見易さを考慮し、一部のIC
チップだけを図示している。

第６実施例では、4096個のICチップがそれぞれ12方向
の結合をもっており、合計では4096×12/2＝24576の結
合が存在する。第13図では図面の見易さを考慮し、ICチ
ップ（0,0）、（31,31）、（62,2）の結合線だけを示し
ている。本実施例において、ICチップ（0,0）は２次元
格子結合として、ｘ軸方向にICチップ（1,0）、（63,
0）と、ｙ軸方向にICチップ（0,1）、（0,63）と接続さ
れている。ｘ軸およびｙ軸方向の飛び越し結合として、
ｘ軸方向にICチップ（62,0）、（56,0）とｙ軸方向にIC
チップ（0,62）、（0,56）に接続されている。また、対
角方向の結合として、時計回りにICチップ（6,6）、
（6,58）、（58,58）、（58,6）に接続されている。IC
チップ（31,31）は同様の順序で、ICチップ（32,31）、
（30,31）、（31,32）、（31,30）、（39,31）、（23,3
1）、（31,39）、（31,23）、（37,37），（37,25）、
（25,25）、（25,37）に接続されている。ICチップ（6
2,2）は同様の順序で、ICチップ（63,2）、（61,2）、
（62,3）、（62,1）、（6,2）、（54,2）、（62,10）、
（62,58）、（4,8）、（4,60）、（56,60）、（56,8）
に接続されている。

上記のように第６実施例では、ICチップ（x,y）はそ
れぞれつぎの結合をもっている。

２次元格子結合−ｘ軸（ｘ±1 mod64,y） −ｙ軸（x,y±1 mod64） ｘ軸、ｙ軸 飛び越し結合−ｘ軸（ｘ±8 mod64,y） −ｙ軸（x,y±8 mod64） 対 角 結 合−（ｘ±6 mod64,y±6 mod64） 本実施例において、ICチップ間の最大距離および平均
距離は、計算機プログラムを用いて求めると、それぞれ
5.22,8.0となり、１個のICチップあたりの接続数は12で
ある。

12次元の立方体結合では、ICチップ数は4096個であ
る。最大距離、平均距離、１個のICあたりの接続数は、
それぞれ12,約60,12である。第６実施例は立方体結合に
較べて、同じ接続数でありながら最大距離、平均距離が
ともに小さな値になっている。

一般に、対角結合の変位の大きさを（d_i,d_i）とする
と、ICチップ（x,y）に対し、時計回り方向につぎの４
本の対角結合が追加される。

（ｘ＋d_i mod n_x,y＋d_i mod n_y） （ｘ＋d_i mod n_x,y−d_i mod n_y） （ｘ−d_i mod n_x,y−d_i mod n_y） （ｘ−d_i mod n_x,y＋d_i mod n_y） 第14図は、ICチップ２および３を接続するための信号
線の一例を示す図である。第１図および第３図から第13
図に示した実施例において、ICチップ間の結合は１本の
線によって表されていた。第14図では11本の信号線によ
って、ICチップ間の物理的結合が実現されている。表１
には信号機能の一覧を示す。入出力の方向は、ICチップ
２を基準とする。

第15図は上記信号線のタイミングチャートの一例を示
す図である。図において、バスサイクルC₁はリードサイ
クルを、バスサイクルC₂はライトサイクルを示す。ま
ず、リードサイクルC₁について説明する。ICチップＡは
データバスD_0-7を高インピーダンス状態にし、R/信号
をハイレベルにし、ついで▲▼信号をアサート（ロ
ーレベルに）する。ICチップＢは、R/信号と▲▼
信号を受けとりデータバス上にデータD_Aを出力し、▲
▼信号をアサート（ローレベルに）する。ICチップＡ
は▲▼信号のローレベルを検出するとデータD_Aを取
り込み、▲▼信号をネゲートしてバスサイクルC₁を
終了する。ICチップＢは▲▼信号がハイレベルにな
ったことを検出すると、▲▼信号をハイレベルにし
てバスサイクルC₁を終了する。

つぎにライトサイクルC₂について説明する。ICチップ
Ａは、R/信号をローレベルにし、その後データバス上
にデータD_Bを出力する。ついで▲▼信号をアサート
（ローレベルに）する。ICチップＢは、▲▼信号の
ローレベルを検出すると、R/信号がローレベルの場合
は、データD_Bを取り込み▲▼信号をローレベルにす
る。▲▼信号のローレベルはICチップＢがデータを
取り込んだことを示す。ICチップＡは▲▼信号がIC
チップＢによってローレベルに設定されたことを検出す
ると、▲▼信号をハイレベルにし、ついでR/信号
をハイレベルにしてバスサイクルC₂を終了する。ICチッ
プは▲▼信号がハイレベルになったことを検出する
と、▲▼信号をハイレベルにしてバスサイクルC₂を
終了する。

第15図ではデータバスを用いた非同期転送を例として
ICチップ間の接続を例示した。これは、ICチップ間の接
続の一例にすぎない。シリアル転送あるいは調歩同期転
送などによっても、ICチップ間の接続は可能である。ま
た、第15図では、電気信号による接続を例示した。物理
的媒体として、この他に光信号などを使用することもで
きる。

〔発明の効果〕

上記のように本発明による情報処理装置は、複数のプ
ロセッサを結合してなる情報処理装置において、上記複
数のプロセッサ間の論理的結合が、２次元の格子結合に
加えて、ｘ軸の正および負方向への飛び越し結合、さら
にｙ軸の正および負方向へ飛び越し結合からなることに
より、１個のICチップあたりの結合線数は一定であり、
相互に接続できるICチップの総数に制限はなく、同時
に、最大距離、平均距離の面からも、超次元立方体結合
（ハイパーキューブ）に較べて、ICチップ数が4096個で
はすぐれている。すなわち、12元ハイパーキューブでは
最大距離、平均距離、１個のICチップあたりの接続数
が、それぞれ12,約6,12であるが、これに対して本発明
ではつぎのようになる。第４実施例で示すように２次元
の飛び越し結合を用いれば、最大距離、平均距離、１個
のICあたりの接続数は、それぞれ14,7.88,8にでき、ま
た第６実施例で示すように２次元の飛び越し結合に加え
て対角結合を用いれば、最大距離、平均距離、１個のIC
あたりの接続数は、それぞれ8,5.22,12にすることがで
きる。

【図面の簡単な説明】

第１図は本発明の情報処理装置におけるプロセッサ結合
の第１実施例を示す図、第２図はICチップの論理的な接
続端子を示す図、第３図は上記第１実施例における最下
行の接続を示す図、第４図は上記第１実施例における最
左列の接続を示す図、第５図は本発明による第２実施例
を示す図、第６図は上記第２実施例における最下行の接
続を示す図、第７図はICチップの論理的結合の３次元配
置図、第８図は本発明による第３実施例を示す図、第９
図は上記第３実施例における最下行の接続図、第10図は
上記第３実施例の３次元配置図、第11図は本発明の第４
実施例を示す図、第12図は本発明の第５実施例を示す
図、第13図は本発明の第６実施例を示す図、第14図は結
合線の接続信号例を示す図、第15図は上記第６実施例に
おけるタイムチャートを示す図である。 １〜３……ICチップ 10〜17,20〜27,30〜37,40〜47,50〜57,60〜75,80〜95…
…結合線

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】n_x×n_yのプロセッサが２次元格子結合にて
   相互に結合され、かつその配列中の全ての点（x,y）に
   位置するプロセッサが（ｘ±c_xmod n_x,y）に位置するプ
   ロセッサ、及び（x,y±c_ymod n_y）に位置するプロセッ
   サ（ただし、c_xは１より大でn_xより小な所定の飛び越し
   結合距離、c_yは１より大でn_yより小な所定の飛び越し結
   合距離）と飛び越し結合されてなることを特徴とする情
   報処理装置。
2. 【請求項２】上記（x,y）に位置するプロセッサは、飛
   び越し結合距離c_x及びc_yがそれぞれ異なる複数のプロセ
   ッサと飛び越し結合を持つ特許請求の範囲第１項記載の
   情報処理装置。
3. 【請求項３】上記（x,y）に位置するプロセッサは更に
   上記配列の対角方向に位置するプロセッサと結合される
   特許請求の範囲第１項記載の情報処理装置。
4. 【請求項４】２次元配列された複数のプロセッサが２次
   元格子状に結合され、かつ前記２次元配列の対角方向に
   所定数のプロセッサ分だけ飛び越した位置のプロセッサ
   毎に相互に結合されてなる情報処理装置。