JPH0666403B2 - 半導体素子の実装構造 - Google Patents
半導体素子の実装構造Info
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- JPH0666403B2 JPH0666403B2 JP61061502A JP6150286A JPH0666403B2 JP H0666403 B2 JPH0666403 B2 JP H0666403B2 JP 61061502 A JP61061502 A JP 61061502A JP 6150286 A JP6150286 A JP 6150286A JP H0666403 B2 JPH0666403 B2 JP H0666403B2
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
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- H01L2924/0001—Technical content checked by a classifier
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本願発明は、同一配置の端子が各々同一の信号を入力ま
たは出力する半導体素子を複数個使用する半導体素子の
実装構造に関する。
たは出力する半導体素子を複数個使用する半導体素子の
実装構造に関する。
［発明の概要］ 本発明は、同一配置の端子が各々同一の信号を入力また
は出力する半導体素子を複数個使用する半導体素子の実
装構造において、配列を半導体素子の入出力端子が配置
されている辺と平行な列配置、そしてその列配置と直交
する行配置とのそれぞれの方向に複数の半導体素子を配
置させ、並設する列の列内の全ての半導体素子の向きを
逆向きになる様に実装することにより基板の配線数を減
らし、もって半導体素子の実装面積を小さくして、機器
の小型化に貢献するものである。
は出力する半導体素子を複数個使用する半導体素子の実
装構造において、配列を半導体素子の入出力端子が配置
されている辺と平行な列配置、そしてその列配置と直交
する行配置とのそれぞれの方向に複数の半導体素子を配
置させ、並設する列の列内の全ての半導体素子の向きを
逆向きになる様に実装することにより基板の配線数を減
らし、もって半導体素子の実装面積を小さくして、機器
の小型化に貢献するものである。
［従来の技術］ ここでは半導体素子の実装構造に関し、その一例として
ICカードのメモリ用半導体素子を多数個配置する実装構
造をとり上げる。
ICカードのメモリ用半導体素子を多数個配置する実装構
造をとり上げる。
同一配置の端子が各々同一の信号を入力または出力する
半導体を複数個使用する場合、従来の技術では第２図に
示す如く実装構造であった。ここで半導体素子には、そ
の方向性を示す意味で矢印を付記してある。第２図の半
導体素子の実装構造は全ての半導体素子の向きを統一
し、行列配置させて実装している。この方式は、配線パ
ターンが設計容易（１個の半導体素子の配線をリピート
することにより大部分の配線ができる）であること、半
導体素子の向きが同一であり、半導体素子の実装におい
て、自動化が単機能で可能なこと（90゜あるいは180゜
あるいは270゜回転する必要がない）などから、非常に
多用されている。
半導体を複数個使用する場合、従来の技術では第２図に
示す如く実装構造であった。ここで半導体素子には、そ
の方向性を示す意味で矢印を付記してある。第２図の半
導体素子の実装構造は全ての半導体素子の向きを統一
し、行列配置させて実装している。この方式は、配線パ
ターンが設計容易（１個の半導体素子の配線をリピート
することにより大部分の配線ができる）であること、半
導体素子の向きが同一であり、半導体素子の実装におい
て、自動化が単機能で可能なこと（90゜あるいは180゜
あるいは270゜回転する必要がない）などから、非常に
多用されている。
［発明が解決しようとする問題点］ しかしながら、電子機器の小型化、多機能化および大容
量化の要求が強まる中で、前述の従来の技術では、限ら
れた面積に多くの半導体素子を実装することに限界があ
る。すなわち第２図では、半導体素子の向きが全て同一
である故に並設列に配置されている半導体素子は、互い
に特性の異なる端子が相対している（例えば第１列素子
のE,F,G,Hと第２列素子のA,B,C,Dが第１−２列間に相対
している）ことになる。このような配列では、列方向
（同一列内）に配置された半導体素子のそれぞれの同一
信号端子の配線を共用させることは可能であっても、他
の列に配置されている半導体素子との配線の共用は接続
の面で信頼性に欠けるため、（列数×端子数）の接続配
線が必要となる。つまり第２図の例では（３列×８端子
＝24本）の接続配線（図中破線で示す）が必要となる。
したがって、半導体素子が多くなれば必然的に実装面積
も大きくせざるを得ないという問題点を有する。
量化の要求が強まる中で、前述の従来の技術では、限ら
れた面積に多くの半導体素子を実装することに限界があ
る。すなわち第２図では、半導体素子の向きが全て同一
である故に並設列に配置されている半導体素子は、互い
に特性の異なる端子が相対している（例えば第１列素子
のE,F,G,Hと第２列素子のA,B,C,Dが第１−２列間に相対
している）ことになる。このような配列では、列方向
（同一列内）に配置された半導体素子のそれぞれの同一
信号端子の配線を共用させることは可能であっても、他
の列に配置されている半導体素子との配線の共用は接続
の面で信頼性に欠けるため、（列数×端子数）の接続配
線が必要となる。つまり第２図の例では（３列×８端子
＝24本）の接続配線（図中破線で示す）が必要となる。
したがって、半導体素子が多くなれば必然的に実装面積
も大きくせざるを得ないという問題点を有する。
そこで本発明はこのような問題点を解決しようとするも
ので、その目的とするところは、電子機器の小型化、多
機能化および大容量化が実現可能となる高密度な半導体
素子の実装構造を提供するところにある。
ので、その目的とするところは、電子機器の小型化、多
機能化および大容量化が実現可能となる高密度な半導体
素子の実装構造を提供するところにある。
［問題点を解決するための手段］ 本発明の半導体素子の実装構造は、同一配置の端子が各
々同一の信号を入力または出力する半導体素子を複数個
使用する半導体素子の実装構造において、 前記半導体素子の入出力端子が配置されている辺と平行
となる第１方向の列配置の方向に複数の前記半導体素子
を配置させるとともに前記第１方向と直交する第２方向
の行配置の方向に複数の前記半導体素子を配置させ、同
一の列内に列配置される第１列の複数の前記半導体素子
の全ての向きを同一方向とし、かつ前記第１列の前記半
導体素子に並設する第２列の複数の前記半導体素子を全
ての向き前記第１列の前記半導体素子の向きと逆方向と
なる向きに配置し、 前記第１列と前記第２列との列間に配設されるとともに
前記第１列内の複数の前記半導体素子の全て及び前記第
１列に並設する第２列内の複数の前記半導体素子の全て
の前記同一配置の端子の接続を各々共用する配線を有す
ることを特徴とする。
々同一の信号を入力または出力する半導体素子を複数個
使用する半導体素子の実装構造において、 前記半導体素子の入出力端子が配置されている辺と平行
となる第１方向の列配置の方向に複数の前記半導体素子
を配置させるとともに前記第１方向と直交する第２方向
の行配置の方向に複数の前記半導体素子を配置させ、同
一の列内に列配置される第１列の複数の前記半導体素子
の全ての向きを同一方向とし、かつ前記第１列の前記半
導体素子に並設する第２列の複数の前記半導体素子を全
ての向き前記第１列の前記半導体素子の向きと逆方向と
なる向きに配置し、 前記第１列と前記第２列との列間に配設されるとともに
前記第１列内の複数の前記半導体素子の全て及び前記第
１列に並設する第２列内の複数の前記半導体素子の全て
の前記同一配置の端子の接続を各々共用する配線を有す
ることを特徴とする。
また前記第１列、前記第２列及び前記第２列を軸に前記
第１列と対称位置にあたる位置に設けられる第３列から
なる３つの各々の列に複数の前記半導体素子を配置さ
せ、前記第１列及び前記第３列に配置される複数の前記
半導体素子は全て同じ向きに配置し、かつ前記第２列に
配置される複数の前記半導体素子は全て前記第１列及び
第３列の前記半導体素子の向きと逆方向となる向きに配
置し、 前記半導体素子の入出力端子が配置されている辺の１辺
にある端子の数からなりかつ前記第１列と前記第２列と
の列間に配設された第１配線、及び前記端子の数からな
りかつ前記第２列と前記第３列との列間に配設された第
２配線を有し、 前記第１列内の複数の前記半導体素子の全て及び前記第
２列内の複数の前記半導体素子の全ての前記第１の配線
に隣接する辺に設けられた前記同一配置の端子が前記第
１配線の各々の配線に共用して接続されており、かつ前
記第２列内の複数の前記半導体素子の全て及び前記第３
列内の複数の前記半導体素子の全ての前記第２配線に隣
接する辺に設けられた前記同一配置の端子が前記第２配
線の各々の配線に共用して接続されていることを特徴と
する。
第１列と対称位置にあたる位置に設けられる第３列から
なる３つの各々の列に複数の前記半導体素子を配置さ
せ、前記第１列及び前記第３列に配置される複数の前記
半導体素子は全て同じ向きに配置し、かつ前記第２列に
配置される複数の前記半導体素子は全て前記第１列及び
第３列の前記半導体素子の向きと逆方向となる向きに配
置し、 前記半導体素子の入出力端子が配置されている辺の１辺
にある端子の数からなりかつ前記第１列と前記第２列と
の列間に配設された第１配線、及び前記端子の数からな
りかつ前記第２列と前記第３列との列間に配設された第
２配線を有し、 前記第１列内の複数の前記半導体素子の全て及び前記第
２列内の複数の前記半導体素子の全ての前記第１の配線
に隣接する辺に設けられた前記同一配置の端子が前記第
１配線の各々の配線に共用して接続されており、かつ前
記第２列内の複数の前記半導体素子の全て及び前記第３
列内の複数の前記半導体素子の全ての前記第２配線に隣
接する辺に設けられた前記同一配置の端子が前記第２配
線の各々の配線に共用して接続されていることを特徴と
する。
［実施例］ 以下、本発明の実施例を図面に基づき説明する。第１図
は本発明による半導体素子配置図の一例であり、ICカー
ドのメモリ用半導体素子を多数個配置した配置図であ
る。半導体素子には、その方向性を示す意味で矢印を付
記した。第１図は表裏２層の回路基板を想定したもので
あり、実線は半導体素子実装面側の配線を示し、破線は
その裏面配線を示す。丸印表裏配線を接続するスルーホ
ールである。裏面配線には、その信号特性を区別する為
にＡ〜Ｈの記号を付した。
は本発明による半導体素子配置図の一例であり、ICカー
ドのメモリ用半導体素子を多数個配置した配置図であ
る。半導体素子には、その方向性を示す意味で矢印を付
記した。第１図は表裏２層の回路基板を想定したもので
あり、実線は半導体素子実装面側の配線を示し、破線は
その裏面配線を示す。丸印表裏配線を接続するスルーホ
ールである。裏面配線には、その信号特性を区別する為
にＡ〜Ｈの記号を付した。
半導体素子の入出力端子が配置されている辺と平行であ
る平行を列、列と直交する方向を行とする。行及び列は
第１行、第２行及び第１列、第２列、第３列とそれぞれ
複数行及び複数列となるように設定する。そして列と列
の間には配線が配置されている。ここで第１列内に同一
方向を向くように複数の半導体素子を配置する。さらに
第１列に並設された第２列内に、第１列の半導体素子の
向きと180度回転させた向きとなるように複数の半導体
素子を配置する。第２列に並設された第３列内に、第２
列の半導体素子の向きと180度回転させた向きとなるよ
うに複数の半導体素子を配置する。つまり第３列内に配
置される複数の半導体素子は、第１列に配置された半導
体素子と同方向の向きになる。そして第１列内の全ての
前記半導体と、第１列に並設される第２列の全ての半導
体素子の同一配置の端子の接続は配線を各々共用させ
る。第２列と第３列も同様である。接続はワイヤを用い
て接続する。ただし他の接続方式を用いてもよい。
る平行を列、列と直交する方向を行とする。行及び列は
第１行、第２行及び第１列、第２列、第３列とそれぞれ
複数行及び複数列となるように設定する。そして列と列
の間には配線が配置されている。ここで第１列内に同一
方向を向くように複数の半導体素子を配置する。さらに
第１列に並設された第２列内に、第１列の半導体素子の
向きと180度回転させた向きとなるように複数の半導体
素子を配置する。第２列に並設された第３列内に、第２
列の半導体素子の向きと180度回転させた向きとなるよ
うに複数の半導体素子を配置する。つまり第３列内に配
置される複数の半導体素子は、第１列に配置された半導
体素子と同方向の向きになる。そして第１列内の全ての
前記半導体と、第１列に並設される第２列の全ての半導
体素子の同一配置の端子の接続は配線を各々共用させ
る。第２列と第３列も同様である。接続はワイヤを用い
て接続する。ただし他の接続方式を用いてもよい。
ここで第１図では、従来技術の第２図と同一個数の半導
体素子を接続しているにもかかわらず、（２列×８端子
＝16本）の接続配線した必要としない。これは、第２列
の半導体素子の配列に起因する。第２列の半導体素子の
向きを180度回転させることにより、並設する列の端子
は、同一特性の端子が相対することになる（例えば第１
列半導体素子のE,F,G,Hと第２列半導体素子のE,F,G,Hが
第１−２列間に相対している）。よって図示の如く、並
設列間において、並設列に配置された半導体素子の同一
特性端子を並列接続することが可能となる為、半導体素
子の一辺の端子数だけ従来の技術に比べ減少させること
ができる。
体素子を接続しているにもかかわらず、（２列×８端子
＝16本）の接続配線した必要としない。これは、第２列
の半導体素子の配列に起因する。第２列の半導体素子の
向きを180度回転させることにより、並設する列の端子
は、同一特性の端子が相対することになる（例えば第１
列半導体素子のE,F,G,Hと第２列半導体素子のE,F,G,Hが
第１−２列間に相対している）。よって図示の如く、並
設列間において、並設列に配置された半導体素子の同一
特性端子を並列接続することが可能となる為、半導体素
子の一辺の端子数だけ従来の技術に比べ減少させること
ができる。
ここで行及び列は各々複数であれば何行及び何列に設け
てもよく、実装面積や必要な容量に対応させ設定するこ
とが望ましい。
てもよく、実装面積や必要な容量に対応させ設定するこ
とが望ましい。
またここでは同一配置の端子が各々同一の信号を入力ま
たは出力する半導体素子を用いたが、一部に同一特性端
子を有する半導体素子を用いて実装する場合でも、配線
数を同一特性端子の組の数だけ減少させることが可能で
ある。
たは出力する半導体素子を用いたが、一部に同一特性端
子を有する半導体素子を用いて実装する場合でも、配線
数を同一特性端子の組の数だけ減少させることが可能で
ある。
さらにここでは基板に両面配線基板を用いたが、片面配
線基板を用いてもよいことは明らかである。
線基板を用いてもよいことは明らかである。
［発明の効果］ 以上述べたように本発明によれば、同一配置の端子が各
々同一の信号を入力または出力する半導体素子を行及び
列のそれぞれの方向に多数個使用し実装する場合、並設
列及び同一列内に配置された複数の半導体素子の同一特
性端子を接続する入出力端子の配線を共用することがで
き、その配線数を著しく低減できることになり、共用し
た配線数のレイアウト分は、基板の実装面積を小さくで
きる。
々同一の信号を入力または出力する半導体素子を行及び
列のそれぞれの方向に多数個使用し実装する場合、並設
列及び同一列内に配置された複数の半導体素子の同一特
性端子を接続する入出力端子の配線を共用することがで
き、その配線数を著しく低減できることになり、共用し
た配線数のレイアウト分は、基板の実装面積を小さくで
きる。
さらに一定の面積の基板に実装する場合にも、配線数を
著しく低減できることにより、その低減させた面積分を
半導体素子にあてがうことができ、より多機能化および
大容量化が実現可能となる高密度な半導体素子の実装構
造を提供することができる。
著しく低減できることにより、その低減させた面積分を
半導体素子にあてがうことができ、より多機能化および
大容量化が実現可能となる高密度な半導体素子の実装構
造を提供することができる。
しかも半導体素子の端子を配線に接続する場合、ワイヤ
でボンディングを行った場合でも、いかなる個所も半導
体素子をまたいで接触されることがなく、接続の面で高
信頼性を維持できる。
でボンディングを行った場合でも、いかなる個所も半導
体素子をまたいで接触されることがなく、接続の面で高
信頼性を維持できる。
ここにICカードの如きカードタイプのメモリ機器におい
て著しく本発明におけるこれらの効果が期待できる。
て著しく本発明におけるこれらの効果が期待できる。
第１図は本発明による半導体素子配置図。 第２図は従来技術による半導体素子配置図。 半導体素子には、その方向性を示す意味で、矢印を付記
した。 図は表裏２層の回路基板を想定したものであり、実線は
半導体素子実装面側の配線を示し、破線はその裏面配線
を示す。丸印は表裏配線を接続するスルーホールであ
る。裏面配線には、その信号特性を区別する為に、Ａ〜
Ｈの記号を付した。本発明による、実装密度向上効果が
容易に比較確認できる様に、第１図、第２図の尺度は同
一にしてある。
した。 図は表裏２層の回路基板を想定したものであり、実線は
半導体素子実装面側の配線を示し、破線はその裏面配線
を示す。丸印は表裏配線を接続するスルーホールであ
る。裏面配線には、その信号特性を区別する為に、Ａ〜
Ｈの記号を付した。本発明による、実装密度向上効果が
容易に比較確認できる様に、第１図、第２図の尺度は同
一にしてある。
Claims (2)
- 【請求項１】同一配置の端子が各々同一の信号を入力ま
たは出力する半導体素子を複数個使用する半導体素子の
実装構造において、 前記半導体素子の入出力端子が配置されている辺と平行
となる第１方向の列配置の方向に複数の前記半導体素子
を配置させるとともに前記第１方向と直交する第２方向
の行配置の方向に複数の前記半導体素子を配置させ、同
一の列内に列配置される第１列の複数の前記半導体素子
の全ての向きを同一方向とし、かつ前記第１列の前記半
導体素子に並設する第２列の複数の前記半導体素子の全
ての向きを前記第１列の前記半導体素子の向きと逆方向
となる向きに配置し、 前記第１列と前記第２列との列間に配設されるとともに
前記第１列内の複数の前記半導体素子の全て及び前記第
１列に並設する第２列内の複数の前記半導体素子の全て
の前記同一配置の端子の接続を各々共用する配線を有す
ることを特徴とする半導体素子の実装構造。 - 【請求項２】前記第１列、前記第２列及び前記第２列を
軸に前記第１列と対称位置にあたる位置に設けられる第
３列からなる３つの各々の列に複数の前記半導体素子を
配置させ、前記第１列及び前記第３列に配置される複数
の前記半導体素子は全て同じ向きに配置し、かつ前記第
２列に配置される複数の前記半導体素子は全て前記第１
列及び第３列の前記半導体素子の向きと逆方向となる向
きに配置し、 前記半導体素子の入出力端子が配置されている辺の１辺
にある端子の数からなりかつ前記第１列と前記第２列と
の列間に配設された第１配線、及び前記端子の数からな
りかつ前記第２列と前記第３列との列間に配設された第
２配線を有し、 前記第１列内の複数の前記半導体素子の全て及び前記第
２列内の複数の前記半導体素子の全ての前記第１の配線
に隣接する辺に設けられた前記同一配置の端子が前記第
１配線の各々の配線に共用して接続されており、かつ前
記第２列内の複数の前記半導体素子の全て及び前記第３
列内の複数の前記半導体素子の全ての前記第２配線に隣
接する辺に設けられた前記同一配置の端子が前記第２配
線の各々の配線に共用して接続されていることを特徴と
する特許請求の範囲第１項記載の半導体素子の実装構
造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61061502A JPH0666403B2 (ja) | 1986-03-19 | 1986-03-19 | 半導体素子の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61061502A JPH0666403B2 (ja) | 1986-03-19 | 1986-03-19 | 半導体素子の実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62219549A JPS62219549A (ja) | 1987-09-26 |
| JPH0666403B2 true JPH0666403B2 (ja) | 1994-08-24 |
Family
ID=13172930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61061502A Expired - Lifetime JPH0666403B2 (ja) | 1986-03-19 | 1986-03-19 | 半導体素子の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666403B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1117099A (ja) * | 1996-11-12 | 1999-01-22 | T I F:Kk | メモリモジュール |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5814391U (ja) * | 1981-07-21 | 1983-01-28 | 九州積水工業株式会社 | ホッパ−ロ−ダ−の弁板作動機構 |
-
1986
- 1986-03-19 JP JP61061502A patent/JPH0666403B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5814391U (ja) * | 1981-07-21 | 1983-01-28 | 九州積水工業株式会社 | ホッパ−ロ−ダ−の弁板作動機構 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62219549A (ja) | 1987-09-26 |
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