JPH0769890B2 - 並列演算装置 - Google Patents
並列演算装置Info
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- JPH0769890B2 JPH0769890B2 JP2198922A JP19892290A JPH0769890B2 JP H0769890 B2 JPH0769890 B2 JP H0769890B2 JP 2198922 A JP2198922 A JP 2198922A JP 19892290 A JP19892290 A JP 19892290A JP H0769890 B2 JPH0769890 B2 JP H0769890B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の演算素子を用いて演算処理を高速化す
る並列演算装置に関する。
る並列演算装置に関する。
従来より、１枚の印刷回路基板上に演算素子及びメモリ
を搭載する演算モジュールを、複数用いる並列演算装置
があった。ここで演算モジュールは１本の共通バスに複
数接続するため、共通バスに接続する入出力線の負荷は
モジュール当り１素子分とする必要がある。すなわち、
演算モジュール毎に信号バッファを用意する必要があっ
た。さらに、モジュール内でいくつかの制御回路，メモ
リなどが演算素子に接続されるため、共通バスと接続す
るための信号バッファの他に、演算素子接続のために信
号バッファが必要であった。
を搭載する演算モジュールを、複数用いる並列演算装置
があった。ここで演算モジュールは１本の共通バスに複
数接続するため、共通バスに接続する入出力線の負荷は
モジュール当り１素子分とする必要がある。すなわち、
演算モジュール毎に信号バッファを用意する必要があっ
た。さらに、モジュール内でいくつかの制御回路，メモ
リなどが演算素子に接続されるため、共通バスと接続す
るための信号バッファの他に、演算素子接続のために信
号バッファが必要であった。
前記従来の構成により並列演算装置では、１つの演算モ
ジュール当り２組以上の信号バッファが必要であった。
近年、演算精度は32ビット〜64ビットが要請されてい
る。信号バッファ用ICは、１パッケージに８本の入出力
データ線を持つものが限度であり、64ビットの信号バッ
ファ２組を構成するためには、16素子ものICが必要とな
る。従って、演算モジュールの基板面積を小さくするこ
とは困難であり、小型の並列演算装置を実現することは
できなかった。さらに上記のようにモジュール毎に信号
バッファを用いた場合にも、共通バスに対する負荷は１
モジュール、すなわち１演算素子１当り１素子分であ
り、共通バスに接続可能なモジュール数は10〜20が限度
であった。つまり、前記従来の構成では、並列演算素子
数は10〜20が限度であった。
ジュール当り２組以上の信号バッファが必要であった。
近年、演算精度は32ビット〜64ビットが要請されてい
る。信号バッファ用ICは、１パッケージに８本の入出力
データ線を持つものが限度であり、64ビットの信号バッ
ファ２組を構成するためには、16素子ものICが必要とな
る。従って、演算モジュールの基板面積を小さくするこ
とは困難であり、小型の並列演算装置を実現することは
できなかった。さらに上記のようにモジュール毎に信号
バッファを用いた場合にも、共通バスに対する負荷は１
モジュール、すなわち１演算素子１当り１素子分であ
り、共通バスに接続可能なモジュール数は10〜20が限度
であった。つまり、前記従来の構成では、並列演算素子
数は10〜20が限度であった。
本発明の目的は、前記従来技術の課題を解決した、小型
かつ高性能な並列演算装置を提供することにある。
かつ高性能な並列演算装置を提供することにある。
本発明は、複数の演算素子を用いて演算処理を高速化す
る並列演算装置において、 ２箇所の相異なる演算素子と接続可能である２ポートメ
モリと、２ポートメモリの一方の入出力端子に接続され
た演算素子及びコントロール回路と、２ポートメモリの
他方の入出力端子に接続されたコントロール回路及びモ
ジュール接続端子とをそれぞれ１枚の印刷回路基板上に
搭載した複数の演算モジュールと、 前記複数の演算モジュールを接続する複数のモジュール
接続端子と、前記複数のモジュール接続端子を一方の入
出力端子に共通に接続した信号バッファと、前記信号バ
ッファの他方の端子に接続されたホスト接続端子とを１
枚の印刷回路基板上に搭載したインターフェースモジュ
ール、 とから成ることを特徴とする。
る並列演算装置において、 ２箇所の相異なる演算素子と接続可能である２ポートメ
モリと、２ポートメモリの一方の入出力端子に接続され
た演算素子及びコントロール回路と、２ポートメモリの
他方の入出力端子に接続されたコントロール回路及びモ
ジュール接続端子とをそれぞれ１枚の印刷回路基板上に
搭載した複数の演算モジュールと、 前記複数の演算モジュールを接続する複数のモジュール
接続端子と、前記複数のモジュール接続端子を一方の入
出力端子に共通に接続した信号バッファと、前記信号バ
ッファの他方の端子に接続されたホスト接続端子とを１
枚の印刷回路基板上に搭載したインターフェースモジュ
ール、 とから成ることを特徴とする。
本発明の実施例について、図面を用いて説明する。
第１図は、本発明の並列演算装置の一実施例の構成を示
すブロック図である。従来技術の課題を解決するため、
実際の演算を行う部分を演算モジュール2,3として、ま
た、共通バスに接続する部分をインターフェースモジュ
ール１として分割する。
すブロック図である。従来技術の課題を解決するため、
実際の演算を行う部分を演算モジュール2,3として、ま
た、共通バスに接続する部分をインターフェースモジュ
ール１として分割する。
演算モジュール2,3は、それぞれ２ポートメモリ32,33
と、演算素子12,13と、コントロール回路22,23,42,43
と、モジュール接続端子52,53からなる。
と、演算素子12,13と、コントロール回路22,23,42,43
と、モジュール接続端子52,53からなる。
２ポートメモリ32,33は、内部のメモリ素子に対して２
組の入出力端子を持っており、２箇所の相異なる演算素
子と接続し、記録内容の交換が可能である。２ポートメ
モリ32,33の一方の入出力端子には、演算素子12,13及び
コントロール回路22,23が接続される。演算素子側のバ
ス62,63には少数の素子しか接続されないため、信号バ
ッファを省略することができる。さらにバス62,63に外
部接続端子92,93を接続しておくことにより、演算素子
毎に必要な入出力回路などの拡張が可能となる。ただ
し、外部接続端子92,93は本発明を構成するのに必須の
要件ではない。
組の入出力端子を持っており、２箇所の相異なる演算素
子と接続し、記録内容の交換が可能である。２ポートメ
モリ32,33の一方の入出力端子には、演算素子12,13及び
コントロール回路22,23が接続される。演算素子側のバ
ス62,63には少数の素子しか接続されないため、信号バ
ッファを省略することができる。さらにバス62,63に外
部接続端子92,93を接続しておくことにより、演算素子
毎に必要な入出力回路などの拡張が可能となる。ただ
し、外部接続端子92,93は本発明を構成するのに必須の
要件ではない。
コントロール回路22,23,42,43は、演算素子の起動制
御，演算終了フラグの入出力，少量データの交換，演算
モジュール機能の切り替えなど、種々の機能を実現す
る。このため、２ポートメモリ32,33の入出力端子に対
し、演算素子側とインターフェースボート側に必要であ
る。
御，演算終了フラグの入出力，少量データの交換，演算
モジュール機能の切り替えなど、種々の機能を実現す
る。このため、２ポートメモリ32,33の入出力端子に対
し、演算素子側とインターフェースボート側に必要であ
る。
モジュール接続端子52,53により、演算モジュール2,3を
インターフェースモジュール１と接続する。必要な信号
線はデータ線，アドレス線，制御信号線及び電源線であ
る。
インターフェースモジュール１と接続する。必要な信号
線はデータ線，アドレス線，制御信号線及び電源線であ
る。
各演算モジュール2,3の以上のすべての機能は、それぞ
れ、１枚の印刷回路基板上に搭載する。本実施例の構成
により信号バッファをすべて省略することが可能である
ため、小さい面積の基板にて必要な演算機能を実現可能
である。
れ、１枚の印刷回路基板上に搭載する。本実施例の構成
により信号バッファをすべて省略することが可能である
ため、小さい面積の基板にて必要な演算機能を実現可能
である。
一方、インターフェースモジュール１には、複数のモジ
ュール接続端子102,103を設け、演算モジュール2,3を接
続する。接続する２つの演算モジュールに対しホスト計
算機バスへの負荷を１素子分とするため、信号バッファ
110を用意する。信号バッファ110の一方はモジュール接
続端子102,103と接続し、他方の端子にはホスト接続端
子101を接続する。これら要素を一枚の印刷回路基板上
に搭載し、インターフェースモジュール１を構成する。
ュール接続端子102,103を設け、演算モジュール2,3を接
続する。接続する２つの演算モジュールに対しホスト計
算機バスへの負荷を１素子分とするため、信号バッファ
110を用意する。信号バッファ110の一方はモジュール接
続端子102,103と接続し、他方の端子にはホスト接続端
子101を接続する。これら要素を一枚の印刷回路基板上
に搭載し、インターフェースモジュール１を構成する。
第２図は本実施例の並列演算装置の実装形態の一例を示
す斜視図である。インターフェースモジュール１上にモ
ジュール接続端子102,103が設置され、その上に演算モ
ジュール2,3を搭載する。本発明に従う構成によれば演
算モジュールの構成の簡素化が可能なため、図に示した
ように複数の演算モジュール2,3をインターフェースモ
ジュール１と一体化し、従来のインターフェースモジュ
ールと同様の形態にてホスト計算機に搭載することがで
きる。
す斜視図である。インターフェースモジュール１上にモ
ジュール接続端子102,103が設置され、その上に演算モ
ジュール2,3を搭載する。本発明に従う構成によれば演
算モジュールの構成の簡素化が可能なため、図に示した
ように複数の演算モジュール2,3をインターフェースモ
ジュール１と一体化し、従来のインターフェースモジュ
ールと同様の形態にてホスト計算機に搭載することがで
きる。
第２図に示した演算モジュール2,3では、外部接続端子9
2,93を印刷回路基板上に用意している。これにより、演
算素子毎に必要な入出力回路などの拡張が可能となる。
外部接続端子92,93は、それぞれ演算素子12,13の入出力
バスに接続されているのみであるので、演算モジュール
2,3上でコネクタの面積を必要とするのみである。
2,93を印刷回路基板上に用意している。これにより、演
算素子毎に必要な入出力回路などの拡張が可能となる。
外部接続端子92,93は、それぞれ演算素子12,13の入出力
バスに接続されているのみであるので、演算モジュール
2,3上でコネクタの面積を必要とするのみである。
インターフェースモジュール１のホスト接続端子101
は、一例として多くのパーソナルコンピュータにて使用
されているカードエッジコネクタを用いている。
は、一例として多くのパーソナルコンピュータにて使用
されているカードエッジコネクタを用いている。
本実施例には２つの演算モジュール2,3を示したが、こ
れと同一の構成を持つ複数の演算モジュールを用いるこ
とにより、並列演算性能を向上することができる。
れと同一の構成を持つ複数の演算モジュールを用いるこ
とにより、並列演算性能を向上することができる。
本発明に従う並列演算装置における演算素子数の上限
は、以下により求めることができる。インターフェース
モジュール１上に接続可能である演算モジュールの枚数
は、コントロール回路42,43及び２ポートメモリ32,33
と、インターフェースモジュール１上の信号バッファ11
0のドライブ能力によって定まる。２ポートメモリ32,33
に関して、信号バッファ110を内蔵したメモリモジュー
ルを用いた場合、20素子以上のドライブ能力がある。各
演算モジュールの入力負荷がメモリモジュール及びコン
トロール回路42,43の合計２素子分であるとき、１枚の
インターフェースモジュール当り10枚程度の演算モジュ
ールを接続可能である。ホスト計算機バスに直接インタ
ーフェースモジュール１を接続する場合、ホスト計算機
の構成によるが、５〜10枚程度接続可能であると考えら
れる。演算モジュール用に専用のバスが用意される場
合、20枚程度接続可能となる。以上から、本発明に従う
構成によれば、合計50〜200の演算素子による並列演算
が可能となる。
は、以下により求めることができる。インターフェース
モジュール１上に接続可能である演算モジュールの枚数
は、コントロール回路42,43及び２ポートメモリ32,33
と、インターフェースモジュール１上の信号バッファ11
0のドライブ能力によって定まる。２ポートメモリ32,33
に関して、信号バッファ110を内蔵したメモリモジュー
ルを用いた場合、20素子以上のドライブ能力がある。各
演算モジュールの入力負荷がメモリモジュール及びコン
トロール回路42,43の合計２素子分であるとき、１枚の
インターフェースモジュール当り10枚程度の演算モジュ
ールを接続可能である。ホスト計算機バスに直接インタ
ーフェースモジュール１を接続する場合、ホスト計算機
の構成によるが、５〜10枚程度接続可能であると考えら
れる。演算モジュール用に専用のバスが用意される場
合、20枚程度接続可能となる。以上から、本発明に従う
構成によれば、合計50〜200の演算素子による並列演算
が可能となる。
以上本発明の一実施例について説明したが、本発明の範
囲内で種々の変形，変更が可能である。例えば、インタ
ーフェースモジュール１上にはハードウェアによりデー
タを転送するDMA回路を設けることが可能であり、これ
によりホスト計算機と独立して演算モジュール間のデー
タ交換が実現できる。その他、直接外部とデータを入出
力するための外部インターフェースをインターフェース
モジュール１上に設ける変形も可能であり、本発明の主
旨を変えるものではない。
囲内で種々の変形，変更が可能である。例えば、インタ
ーフェースモジュール１上にはハードウェアによりデー
タを転送するDMA回路を設けることが可能であり、これ
によりホスト計算機と独立して演算モジュール間のデー
タ交換が実現できる。その他、直接外部とデータを入出
力するための外部インターフェースをインターフェース
モジュール１上に設ける変形も可能であり、本発明の主
旨を変えるものではない。
また、インターフェースモジュール１のホスト接続端子
101には、カードエッジコネクタを用いたが、DINコネク
タなどインターフェースモジュールの形態を変更するこ
とにより、種々の計算機に対応することができる。この
とき、設計変更はインターフェースモジュールのみで十
分であり、演算モジュールはすべて共通に利用可能であ
る。
101には、カードエッジコネクタを用いたが、DINコネク
タなどインターフェースモジュールの形態を変更するこ
とにより、種々の計算機に対応することができる。この
とき、設計変更はインターフェースモジュールのみで十
分であり、演算モジュールはすべて共通に利用可能であ
る。
以上説明したように本発明によれば、簡単な構成により
演算モジュールを構成することが可能であり、小型かつ
安価に並列演算装置を実現することが可能である。特
に、演算素子として１チップにて演算制御機能を完結し
ている高性能シグナルプロセッサを用いた場合、少ない
LSIチップ数で演算モジュールを実現可能である。
演算モジュールを構成することが可能であり、小型かつ
安価に並列演算装置を実現することが可能である。特
に、演算素子として１チップにて演算制御機能を完結し
ている高性能シグナルプロセッサを用いた場合、少ない
LSIチップ数で演算モジュールを実現可能である。
本発明に従う構成では単位演算モジュールが小型かつ安
価であるため、演算モジュール数の増加による並列度の
向上が容易である。また、ホスト計算機バスに対する負
荷として、10枚程度の演算モジュール毎に１素子分の負
荷とすることができるため、前述の通り、50〜200演算
素子による並列演算装置を容易に実現可能である。
価であるため、演算モジュール数の増加による並列度の
向上が容易である。また、ホスト計算機バスに対する負
荷として、10枚程度の演算モジュール毎に１素子分の負
荷とすることができるため、前述の通り、50〜200演算
素子による並列演算装置を容易に実現可能である。
また、個々の演算モジュール上に外部接続端子を設ける
ことにより、コネクタ以外に演算モジュール上のハード
ウェアの増加無しに演算素子毎の外部入出力回路を増設
可能とする構成をとることができる。
ことにより、コネクタ以外に演算モジュール上のハード
ウェアの増加無しに演算素子毎の外部入出力回路を増設
可能とする構成をとることができる。
さらに、共通の演算モジュールを用い、インターフェー
スモジュールのみ設計変更することにより、種々のホス
ト計算機に接続可能となる。従って、多くの応用に対
し、設計開発費を低減させることができる。
スモジュールのみ設計変更することにより、種々のホス
ト計算機に接続可能となる。従って、多くの応用に対
し、設計開発費を低減させることができる。
以上のように、本発明によれば、従来の課題を解決した
並列演算装置が得られる。
並列演算装置が得られる。
第１図は、本発明の並列演算装置の一実施例の構成を示
すブロック図、 第２図は、第１図の並列演算装置の実装形態の一例を示
す斜視図である。 １……インターフェースモジュール 2,3……演算モジュール 12,13……演算素子 32,33……２ポートメモリ 22,23,42,43……コントロール回路 52,53,102,103,104……モジュール接続端子 101……ホスト接続端子 110……信号バッファ
すブロック図、 第２図は、第１図の並列演算装置の実装形態の一例を示
す斜視図である。 １……インターフェースモジュール 2,3……演算モジュール 12,13……演算素子 32,33……２ポートメモリ 22,23,42,43……コントロール回路 52,53,102,103,104……モジュール接続端子 101……ホスト接続端子 110……信号バッファ
Claims (1)
- 【請求項１】複数の演算素子を用いて演算処理を高速化
する並列演算装置において、 ２箇所の相異なる演算素子と接続可能である２ポートメ
モリと、２ポートメモリの一方の入出力端子に接続され
た演算素子及びコントロール回路と、２ポートメモリの
他方の入出力端子に接続されたコントロール回路及びモ
ジュール接続端子とをそれぞれ１枚の印刷回路基板上に
搭載した複数の演算モジュールと、 前記複数の演算モジュールを接続する複数のモジュール
接続端子と、前記複数のモジュール接続端子を一方の入
出力端子に共通に接続した信号バッファと、前記信号バ
ッファの他方の端子に接続されたホスト接続端子とを１
枚の印刷回路基板上に搭載したインターフェースモジュ
ール、 とから成ることを特徴とする並列演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2198922A JPH0769890B2 (ja) | 1990-07-26 | 1990-07-26 | 並列演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2198922A JPH0769890B2 (ja) | 1990-07-26 | 1990-07-26 | 並列演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0484257A JPH0484257A (ja) | 1992-03-17 |
| JPH0769890B2 true JPH0769890B2 (ja) | 1995-07-31 |
Family
ID=16399193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2198922A Expired - Fee Related JPH0769890B2 (ja) | 1990-07-26 | 1990-07-26 | 並列演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769890B2 (ja) |
-
1990
- 1990-07-26 JP JP2198922A patent/JPH0769890B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0484257A (ja) | 1992-03-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |