CN111209235B - 一种基于dsp的总线控制电路 - Google Patents

Abstract

本发明公开了一种基于DSP的总线控制电路，包括DSP模块、固化模块，所述固化模块、所述异步总线和所述PCI总线均连接至所述DSP模块，其中，FLASH模块，用于固化所述异步总线和所述PCI总线、所述异步总线和第一设备或者所述PCI总线和第二设备之间通信的预设内容；DSP模块，用于根据所述预设内容实现所述异步总线和所述PCI总线、所述异步总线和第一设备或者所述PCI总线和第二设备之间的通信。本发明的总线控制电路能够实现异步总线和PCI总线的直接通信，还能实现异步总线和其它设备的直接通信以及PCI总线和其它设备的直接通信，解决了目前异步总线和PCI总线不能直接通信的问题。

Description

一种基于DSP的总线控制电路

技术领域

本发明属于电子电路设计技术领域，具体涉及一种基于DSP的总线控制电路。

背景技术

异步总线没有统一的时钟而依靠各部件或设备内部定时操作，所有部件或设备是以信号握手的方式进行，即发送设备和接受设备互用请求(request)和确认(acknowledgement)信号来协调动作，总线操作时序不是固定的。因此，异步总线能兼容多种不同的设备，而且不必担心时钟变形或同步问题使得总线长度不受限制。

PCI(Peripheral Component Interconnect，外设部件互连标准)总线是一种兼容性最强、功能最全的计算机总线。其可同时支持多组外围设备，且不受制于处理器，为CPU(中央处理器，Central Processing Unit)及高速外围设备提供高性能、高吞吐量、低延迟的数据通路。PCI支持5V及3.3V的通信环境，以反射波作为通信基础。当入射信号从无终端方向反射回来之后，反射波经过结构性干扰与入射波合成一体，完成电压与电流的驱动任务，因此PCI又称“非终端式传输总线”。

目前，虽然存在多种类接口通信转换电路并被广泛应用于工业控制等领域，但是受到系统接口类型限制影响，无法实现不同种类接口直接通信，尤其是对于异步总线和PCI总线而言，无法实现异步总线和PCI总线的直接通信。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种基于DSP的总线控制电路。本发明要解决的技术问题通过以下技术方案实现：

一种基于DSP的总线控制电路，包括DSP模块、固化模块，所述固化模块、所述异步总线和所述PCI总线均连接至所述DSP模块，其中，

FLASH模块，用于固化所述异步总线和所述PCI总线、所述异步总线和第一设备或者所述PCI总线和第二设备之间通信的预设内容；

DSP模块，用于根据所述预设内容实现所述异步总线和所述PCI总线、所述异步总线和第一设备或者所述PCI总线和第二设备之间的通信。

在本发明的一个实施例中，还包括16个第一电阻和若干第二电阻，所述DSP模块包括16个数据线引脚、若干地址线引脚，其中，

每个所述数据线引脚对应连接一所述第一电阻的第一端，所述第一电阻的第二端对应连接至所述PCI总线的数据线，每个所述地址线引脚对应连接一所述第二电阻的第一端，所述第二电阻的第二端对应连接至所述PCI总线的地址线。

在本发明的一个实施例中，还包括若干第三电阻，所述DSP模块还包括2个第一片选信号引脚、2个第一字节使能信号引脚、第一使能信号引脚、第一读使能信号引脚、第一写使能信号引脚和第一数据收发准备信号引脚，其中，

所述第一片选信号引脚、所述第一字节使能信号引脚、所述第一使能信号引脚、所述第一读使能信号引脚和所述第一写使能信号引脚分别连接一第三电阻的第一端。

在本发明的一个实施例中，还包括四个第四电阻和若干第五电阻，其中，

与所述第一使能信号引脚、所述第一读使能信号引脚和所述第一写使能信号引脚连接的所述第三电阻的第二端均对应连接一所述第四电阻的第一端，所述第一数据收发准备信号引脚连接一所述第四电阻的第一端，所述第四电阻的第二端连接电压源端，每一所述第五电阻的第一端对应连接一所述第二电阻的第二端，所述第五电阻的第二端连接接地端。

在本发明的一个实施例中，还包括若干第一电容、第六电阻和三个第七电阻，所述FLASH模块包括若干第一引脚、若干第二引脚、第二使能信号引脚、第二写使能信号引脚、第二字节使能信号引脚、第二片选信号引脚和电压源引脚，其中，

每个所述第一引脚对应连接一所述第一电阻的第二端，每个所述第二引脚对应连接一所述第二电阻的第二端，所述第二使能信号引脚、所述第二写使能信号引脚对应连接所述DSP模块的所述第一使能信号引脚、所述第一写使能信号引脚，所述第二片选信号引脚对应连接所述DSP模块的其中一个所述第一片选信号引脚，所述若干第一电容并接于所述电压源引脚和接地端之间，所述第六电阻连接于所述第二字节使能信号引脚和接地端之间，所述三个第七电阻的第一端分别连接所述第二写使能信号引脚、第二片选信号引脚和所述DSP模块的另外一个所述第一片选信号引脚，所述三个第七电阻的第二端连接电压源端。

在本发明的一个实施例中，还包括晶振、EMC滤波器、第八电阻、第九电阻、若干第二电容，所述DSP模块还包括时钟信号输入引脚和供电电源引脚，其中，

所述第八电阻连接于所述时钟信号输入引脚和所述晶振的第一端之间，所述晶振的第二端连接接地端，所述晶振的第三端连接所述第九电阻的第一端，所述九电阻的第二端和所述晶振的第四端连接电压源端；

所述供电电源引脚连接所述若干第二电容并接的第一端，所述供电电源引脚还连接所述EMC滤波器的第一端，所述EMC滤波器的第二端连接电压源端，所述EMC滤波器的第三端和所述若干第二电容并接的第二端共同连接接地端。

在本发明的一个实施例中，还包括若干第十电阻，所述DSP模块还包括11个第三引脚、若干第四引脚和若干地址数据线复用引脚，其中，

所述11个第三引脚分别连接所述PCI总线的INTA引脚、FRAME引脚、DEVSEL引脚、STOP引脚、TRDY引脚、PERR引脚、SERR引脚、IRDY引脚、REQ引脚、GNT引脚、RST引脚，所述若干第四引脚分别连接所述PCI总线的第三字节使能信号，所述若干地址数据线复用引脚连接所述PCI总线的地址数据复用线，所述11个第三引脚和所述若干第四引脚分别连接一所述第十电阻的第一端，所述第十电阻的第二端连接所述电压源端。

在本发明的一个实施例中，还包括电源模块，所述电源模块连接所述DSP模块，用于向所述DSP模块提供电源。

在本发明的一个实施例中，还包括第十一电阻和第十二电阻，所述电源模块包括2个第一输出引脚和2个第二输出引脚，其中，

所述2个第一输出引脚连接所述第十一电阻的第一端，所述第十一电阻的第二端连接所述DSP模块的IO引脚，所述2个第二输出引脚连接所述第十二电阻的第一端，所述第十二电阻的第二端连接所述DSP模块的核电压引脚。

在本发明的一个实施例中，还包括若干第三电容和若干第四电容，所述若干第三电容并接的第一端连接所述第十一电阻的第二端，所述若干第三电容并接的第二端连接接地端，所述若干第四电容并接的第一端连接所述第十二电阻的第二端，所述若干第四电容并接的第二端连接接地端。

本发明的有益效果：

本发明的总线控制电路能够实现异步总线和PCI总线的直接通信，还能实现异步总线和其它设备的直接通信以及PCI总线和其它设备的直接通信，解决了目前异步总线和PCI总线不能直接通信的问题。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种基于DSP的总线控制电路的结构示意图；

图2是本发明实施例提供的一种DSP模块与异步总线连接电路的结构示意图；

图3是本发明实施例提供的一种FLASH模块与异步总线连接电路的结构示意图；

图4是本发明实施例提供的一种DSP模块的配置电路的结构示意图；

图5是本发明实施例提供的一种DSP模块与PCI总线连接电路的结构示意图；

图6是本发明实施例提供的一种PCI总线上拉配置的结构示意图；

图7是本发明实施例提供的一种电源模块的结构示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图1，图1是本发明实施例提供的一种基于DSP的总线控制电路的结构示意图。本发明实施例提供了一种基于DSP(Digital Signal Processor，数字信号处理)的总线控制电路。该基于DSP的总线控制电路具体可以包括DSP模块、固化模块，固化模块、异步总线和PCI总线均连接至DSP模块，其中，

FLASH模块用于固化异步总线和PCI总线、异步总线和第一设备或者PCI总线和第二设备之间通信的预设内容；

DSP模块用于根据预设内容实现异步总线和PCI总线、异步总线和第一设备或者PCI总线和第二设备之间的通信。

在本实施例中，预设内容为FLASH模块中固化的异步总线和PCI总线、异步总线和第一设备或者PCI总线和第二设备之间通信的程序，即FLASH模块中固化有用于实现异步总线和PCI总线直接通信的程序，即当需要异步总线和PCI总线需要通信时，DSP模块便会根据FLASH模块中固化的用于实现异步总线和PCI总线直接通信的程序使异步总线和PCI总线之间实现直接通信；FLASH模块中还固化有用于实现异步总线和第一设备直接通信的程序，该第一设备可以为任何其它需要与异步总线连接的设备，当需要异步总线和第一设备需要通信时，DSP模块便会根据FLASH模块中固化的用于实现异步总线和第一设备直接通信的程序使异步总线和第一设备之间实现直接通信；FLASH模块中还固化有用于实现PCI总线和第二设备直接通信的程序，该第二设备可以为任何其它需要与PCI总线连接的设备，当需要PCI总线和第二设备需要通信时，DSP模块便会根据FLASH模块中固化的用于实现PCI总线和第二设备直接通信的程序使PCI总线和第二设备之间实现直接通信。

因为目前设受接口协议限制，常用的通信接口会尽量保持统一性，即使通过桥片、FPGA等电路系统实现了不同类型的通信接口之间的通信，也会因为其电路较为复杂，使成本和人力增加。本实施例的总线控制电路能够实现异步总线和PCI总线的直接通信，还能实现异步总线和其它设备的直接通信以及PCI总线和其它设备的直接通信，解决了目前异步总线和PCI总线不能直接通信的问题。另外，本实施例的总线控制电路结构简单，不会增加成本和人力。

在一个具体地实施例中，总线控制电路还包括16个第一电阻和若干第二电阻，DSP模块包括16个数据线引脚、若干地址线引脚，其中，

每个数据线引脚对应连接一第一电阻的第一端，第一电阻的第二端对应连接至PCI总线的数据线，每个地址线引脚对应连接一第二电阻的第一端，第二电阻的第二端对应连接至PCI总线的地址线。

请参见图2，本实施例的总线控制电路能够实现与16位的异步总线的通信，因此DSP模块包括16个数据线引脚，即图2中的BED0至BED15，因此DSP模块的16个数据线引脚分别连接一第一电阻的第一端，每个第一电阻的第二端则可以对应连接至PCI总线的数据线，而且为了便于走线，可以使相邻若干个第一电阻组成一阻排，如每4个第一电阻组成一个阻排，如图2中的阻排RR1、阻排RR2、阻排RR3和阻排RR4，每个第一电阻的阻值例如为33R；DSP模块还包括若干个地址线引脚，例如图2中的BEA1至BEA20，即包括20个地址线引脚，地址线引脚的数量可以根据具体情况进行设置，本实施例对此不做具体限定，每个地址线引脚对应连接一第二电阻的第一端，每个第二电阻的第二端对应连接PCI总线的地址线，为了便于走线，可以使相邻若干个第二电阻组成一阻排，如每4个第二电阻组成一个阻排，如图2中的阻排RR5、阻排RR6、阻排RR7、阻排RR8和阻排RR9，每个第二电阻的阻值例如为33R。

在一个具体地实施例中，总线控制电路还包括若干第三电阻，DSP模块还包括2个第一片选信号引脚、2个第一字节使能信号引脚、第一使能信号引脚、第一读使能信号引脚、第一写使能信号引脚和第一数据收发准备信号引脚，其中，

第一片选信号引脚、第一字节使能信号引脚、第一使能信号引脚、第一读使能信号引脚、第一写使能信号引脚和第一数据收发准备信号引脚分别连接一第三电阻的第一端。

请参见图2，2个第一片选信号引脚分别为BCE1和BCE0，2个第一片选信号引脚分别连接一第三电阻的第一端，其中一个第一片选信号引脚通过一第三电阻连接FLASH模块，另一个第一片选信号引脚则连接异步总线，2个第一字节使能信号引脚分别通过一第三电阻连接异步总线，且与2个第一片选信号引脚、2个第一字节使能信号引脚分别连接的4个第三电阻可以构成一阻排RR10，第一使能信号引脚、第一读使能信号引脚、第一写使能信号引脚和第一数据收发准备信号引脚分别对应图2中的BARDY、BAOE/BSDRAS/BSOE、BARE/BSDCAS/BSADS/BSRE和BAWE/BSDWE/BSWE，且第一使能信号引脚、第一读使能信号引脚和第一写使能信号引脚分别连接通过一第三电阻对应连接至异步总线，与第一使能信号引脚、第一读使能信号引脚和第一写使能信号引脚相连接的第三电阻如图2中的电阻R1、电阻R2和电阻R3，第一数据收发准备信号引脚直接连接至异步总线，每个第三电阻的阻值例如为33R。

在一个具体地实施例中，总线控制电路还包括四个第四电阻和若干第五电阻，其中，与第一使能信号引脚、第一读使能信号引脚和第一写使能信号引脚连接的第三电阻的第二端均对应连接一第四电阻的第一端，第一数据收发准备信号引脚连接一第四电阻的第一端，第四电阻的第二端连接电压源端，每一第五电阻的第一端对应连接一第二电阻的第二端，第五电阻的第二端连接接地端。

请参见图2，为了便于进行上拉处理，本实施例将与第一使能信号引脚、第一读使能信号引脚和第一写使能信号引脚连接的第三电阻的第二端分别连接一第四电阻的第一端，且第一数据收发准备信号引脚直接连接一第四电阻的第一端，另外每个第四电阻的第二端均连接至电压源端VCC，另外，四个第四电阻可以组成一个阻排R11，每个第四电阻的阻值例如可以为4.7K，电压源端VCC的电压值为3.3V；另外，本实施例的第五电阻用于对连接异步总线的地址线进行下拉处理，例如当对BEA13至BEA19对应的地址线进行下拉处理时，则第五电阻可以为7个，且7个第五电阻的第一端分别对应与BEA13至BEA19连接的第二电阻的第二端相连接，7个第五电阻例如为图2中的电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、电阻R9和电阻R10，每个第五电阻的阻值例如可以为1K。

在一个具体地实施例中，总线控制电路还包括若干第一电容、第六电阻和三个第七电阻，FLASH模块包括若干第一引脚、若干第二引脚、第二使能信号引脚、第二写使能信号引脚、第二字节使能信号引脚、第二片选信号引脚和电压源引脚，其中，每个第一引脚对应连接一第一电阻的第二端，每个第二引脚对应连接一第二电阻的第二端，第二使能信号引脚、第二写使能信号引脚对应连接DSP模块的第一使能信号引脚、第一写使能信号引脚，第二片选信号引脚对应连接DSP模块的其中一个第一片选信号引脚，若干第一电容并接于电压源引脚和接地端之间，第六电阻连接于第二字节使能信号引脚和接地端之间，三个第七电阻的第一端分别连接第二写使能信号引脚、第二片选信号引脚和DSP模块的另外一个第一片选信号引脚，三个第七电阻的第二端连接电压源端。

请参见图3，FLASH模块的若干第一引脚例如为图3中的DQ0至DQ7，其中为DQ0至DQ7的第一引脚分别连接至与BED0至BED7连接的第一电阻的第二端；若干第二引脚例如为图3中的DQ15/A-1、A0至A18，其中为DQ15/A-1的第二引脚连接至与BEA2连接的第二电阻的第二端，其中为A0至A18的第二引脚分别连接至与BEA3至BEA21连接的第二电阻的第二端；FLASH模块的第二使能信号引脚、第二写使能信号引脚、第二字节使能信号引脚、第二片选信号引脚及电压源引脚分别为图3中的OE#、WE#、BYTE#、CE#及Vcc，FLASH模块的第二使能信号引脚、第二写使能信号引脚对应连接DSP模块的第一使能信号引脚、第一写使能信号引脚，第二片选信号引脚对应连接DSP模块的其中一个第一片选信号引脚，例如CE#对应连接DSP模块的BCE1；为了对电压源引脚的电压源进行滤波，本实施例的若干第一电容并接于所述电压源引脚和接地端GND之间，其中，电压源引脚对应的电压源VCC的电压值为3.3V，第一电容的数量为3个，3个第一电容例如分别为图3中的电容C1、电容C2和电容C3，电容C1为10μF、电容C2为0.1μF和电容C3为0.1μF；第六电阻连接于第二字节使能信号引脚和接地端GDN之间，以实现下拉功能，第六电阻例如为图3中的R11，R11的阻值为1K；三个第七电阻的第一端分别连接第二写使能信号引脚、第二片选信号引脚和DSP模块的另外一个第一片选信号引脚，DSP模块的另外一个第一片选信号引脚例如为DSP模块的BCE0，三个第七电阻的第二端连接电压源端VCC，以实现上拉功能，三个第七电阻例如分别为图3中的电阻R12、电阻R13和电阻R14，电阻R12、电阻R13和电阻R14均为4.7K，且该电压源端VCC的电压值为3.3V。

在一个具体地实施例中，总线控制电路还包括晶振、EMC(电磁兼容性)滤波器、第八电阻、第九电阻、若干第二电容，DSP模块还包括时钟信号输入引脚和供电电源引脚，其中，第八电阻连接于时钟信号输入引脚和晶振的第一端之间，晶振的第二端连接接地端，晶振的第三端连接第九电阻的第一端，第九电阻的第二端和晶振的第四端连接电压源端；供电电源引脚连接若干第二电容并接的第一端，供电电源引脚还连接EMC滤波器的第一端，EMC滤波器的第二端连接电压源端，EMC滤波器的第三端和若干第二电容并接的第二端共同连接接地端。

请参见图4，时钟信号输入引脚即为CLKIN，供电电源引脚即为PLLV，为时钟锁相环的供电电源引脚，第八电阻连接于时钟信号输入引脚和晶振的第一端之间，其中，第八电阻为电阻R15，晶振的第一端为晶振的OUT端，晶振的第二端连接接地端GND，晶振的第二端为晶振的GND端，晶振的第三端连接第九电阻的第一端，晶振的第三端为晶振的OE/ST端，第九电阻为电阻R16，第九电阻的第二端和晶振的第四端连接电压源端VCC，晶振的第四端为VDD端，晶振用于为DSP模块，提供外部工作时钟，其中电阻R15的阻值可以为33R、电阻R16的阻值可以为10K、电压源端VCC为3.3V；供电电源引脚连接若干第二电容并接的第一端，供电电源引脚还连接EMC滤波器的第一端，EMC滤波器的第一端为OUT端，EMC滤波器的第二端连接电压源端VCC，EMC滤波器的第二端为IN端，EMC滤波器的第三端和若干第二电容并接的第二端共同连接接地端GND，例如第二电容个数为2个，第二电容分别为电容C4和电容C5，EMC滤波器用于滤除电磁、谐波和噪声等。

另外，请再次参见图4，DSP模块还包括CLKOUT4/GP1引脚、CLKOUT6/GP2引脚、CLKMODE1引脚、CLKMODE0引脚、TMS引脚、TDO引脚、TD1引脚、TCK引脚、TRST引脚、EMU0引脚-EMU11引脚、GP0引脚、GP3引脚、GP4/EXT_INT4引脚、GP5/EXT_INT5引脚、GP6/EXT_INT6引脚、GP7/EXT_INT7引脚、NMI引脚、RESET#引脚、TOUT2引脚、TINP2引脚、TOUT1引脚、TINP1引脚、TOUT0引脚、TINP0引脚、MCBSP2_EN引脚、CLKS2/GP8引脚、CLKR2引脚、FSR2引脚、FSX2引脚，其中，CLKMODE1引脚连接电阻R17的第一端，CLKMODE0引脚连接电阻R18的第一端，电阻R17的第二端和电阻R18的第二端连接电压源端VCC，电阻R17和电阻R18的阻值可以为1K，该电压源端VCC的电压值为3.3.V，TRST引脚连接电阻R19的第一端，电阻R19的第二端连接接地端GND，电阻R19的阻值可以为4.7K，EMU0引脚连接电阻R20的第一端，EMU1引脚连接电阻R21的第一端，电阻R20的第二端和电阻R21的第二端连接电压源端VCC，电阻R20和电阻R21的阻值可以为4.7K，该电压源端VCC的电压值为3.3.V，GP0引脚连接电阻R22，电阻R22的阻值可以为33R，GP4/EXT_INT4引脚连接电阻R23的第一端，GP5/EXT_INT5引脚连接电阻R24的第一端，电阻R23的第二端和电阻R24的第二端连接电压源端VCC，电阻R23和电阻R24的阻值可以为1K，该电压源端VCC的电压值为3.3.V，GP6/EXT_INT6引脚连接电阻R25，电阻R25的阻值可以为33R，GP7/EXT_INT7引脚连接电阻R26，电阻R26的阻值可以为33R，NMI引脚连接电阻R27的第一端，电阻R27的第二端连接电压源端VCC，电阻R27的阻值可以为1K，该电压源端VCC的电压值为3.3.V，MCBSP2_EN引脚连接电阻R28的第一端，电阻R28的第二端连接电压源端VCC，电阻R28的阻值可以为1K，该电压源端VCC的电压值为3.3.V，TMS引脚、TCK引脚和TD1引脚分别连接电阻R29、电阻R30和电阻R31的第一端，电阻R29、电阻R30和电阻R31的第二端连接电压源端VCC，电阻R29、电阻R30和电阻R31的阻值可以为4.7K，该电压源端VCC的电压值为3.3.V，TMS引脚、TD1引脚、TDO引脚、TCK引脚、TRST引脚、EMU1引脚还连接至仿真器，通过仿真器将DSP需要执行的程序固化至FLASH中。

在一个具体地实施例中，总线控制电路还包括若干第十电阻，DSP模块还包括11个第三引脚、若干第四引脚和若干地址数据线复用引脚，其中，11个第三引脚分别连接PCI总线的INTA引脚、FRAME引脚、DEVSEL引脚、STOP引脚、TRDY引脚、PERR引脚、SERR引脚、IRDY引脚、REQ引脚、GNT引脚、RST引脚，若干第四引脚分别连接PCI总线的第三字节使能信号，若干地址数据线复用引脚连接PCI总线的地址数据复用线，11个第三引脚和若干第四引脚分别连接一第十电阻的第一端，第十电阻的第二端连接电压源端。

请参见图5，11个第三引脚分别为HINT/PFRAME引脚、HCNTL1/PDEVSEL引脚、HCNTL0/PSTOP引脚、HHWLL/PTRDY引脚、HCS/PPERR引脚、HDSI/PSERR引脚、HRDY/PIRDY引脚、GP11/PREQ引脚、GP12/PGNT引脚、GP13/PINTA引脚、GP15/PRST引脚，且DSP模块还包括HAS/PPAR引脚、GP14/PCLK引脚和GP9/PIDSEL引脚，其中，HINT/PFRAME引脚、HCNTL1/PDEVSEL引脚、HCNTL0/PSTOP引脚、HHWLL/PTRDY引脚、HAS/PPAR引脚、HCS/PPERR引脚、HDSI/PSERR引脚、HRDY/PIRDY引脚、GP9/PIDSEL引脚、GP11/PREQ引脚、GP12/PGNT引脚、GP13/PINTA引脚、GP14/PCLK引脚和GP15/PRST引脚分别连接PCI总线的FRAME引脚、DEVSEL引脚、STOP引脚、TRDY引脚、PAR引脚、PERR引脚、SERR引脚、IRDY引脚、IDSEL引脚、REQ引脚、GNT引脚、INTA引脚、CLK引脚和RST引脚，FRAME引脚表示周期构成，以说明一个操作的开和延续，DEVSEL引脚表示设备选择，DEVSEL#说明了总线上是否有目标设备被选中，STOP引脚表示停止，TRDY引脚表示目标设备准备就绪，PAR引脚用于AD[31…00]和C/BE[3…0]#上的数据偶校验，PERR引脚表示奇偶校验错误，SERR引脚表示系统错误，IRDY引脚表示启动者准备好，REQ引脚表示申请，GNT引脚表示允许，INTA引脚为中断引脚，CLK引脚表示时钟信号引脚，RST引脚表示异步复位；另外，请参见图6，GP13/PINTA引脚、HINT/PFRAME引脚、HCNTL1/PDEVSEL引脚、HCNTL0/PSTOP引脚、HHWLL/PTRDY引脚、HCS/PPERR引脚、HDSI/PSERR引脚、HRDY/PIRDY引脚、GP11/PREQ引脚、GP12/PGNT引脚、GP13/PINTA引脚、GP15/PRST引脚分别对应还连接一第十电阻的第一端，且这些第十电阻的第二端连接至电压源端VCC，每个第十电阻的阻值可以为4.7K，该电压源端VCC的电压值为3.3.V；本实施例的第四引脚可以为4个，4个第四引脚分别为图5中的GP10/PCBE3引脚、HR/W/PCBE2引脚、HD S2/PCBE1引脚和PCBED引脚，4个第四引脚分别对应连接PCI总线的第三字节使能信号，PCI总线的4个第三字节使能信号分别为PCI_C/BE3#、PCI_C/BE2#、PCI_C/BE1#、PCI_C/BE0#，且4个第四引脚还分别对应连接一第十电阻的第一端，且这些第十电阻的第二端连接至电压源端VCC，该电压源端VCC的电压值为3.3V；其中，与GP13/PINTA引脚连接的第十电阻例如为图6中的电阻R34，与HINT/PFRAME引脚、HCNTL1/PDEVSEL引脚、HCNTL0/PSTOP引脚、HHWLL/PTRDY引脚分别连接的4个第十电阻可以为由图6中的阻排RR11提供，HCS/PPERR引脚、HDSI/PSERR引脚、HRDY/PIRDY引脚、GP11/PREQ引脚分别连接的4个第十电阻可以为由图6中的阻排RR12提供，GP12/PGNT引脚、GP15/PRST引脚、GP10/PCBE3引脚、HR/W/PCBE2引脚分别连接的4个第十电阻可以为由图6中的阻排RR13提供，HCNTL0/PSTOP引脚、HHWLL/PTRDY引脚分别连接的2个第十电阻可以为由图6中的阻排RR14提供；另外，本实施例的DSP模块还包括若干地址数据线复用引脚，用于与PCI总线的地址数据复用线相连接，地址数据线复用引脚例如为32个，分别为图5中的HD0/AD0至HD31/AD31，PCI总线的地址数据复用线分别为图5中的PCI_AD0至PCI_AD31。

在一个具体实施例中，总线控制电路还包括电源模块，电源模块连接DSP模块，电源模块用于向DSP模块提供电源。

进一步地，该电源模块为DC/DC电源，且总线控制电路还包括第十一电阻和第十二电阻，电源模块包括2个第一输出引脚和2个第二输出引脚，其中，2个第一输出引脚连接第十一电阻的第一端，第十一电阻的第二端连接DSP模块的IO引脚，2个第二输出引脚连接第十二电阻的第一端，第十二电阻的第二端连接DSP模块的核电压引脚。

请参见图7，2个第一输出引脚为VOUT1引脚，2个第二输出引脚为VOUT2引脚，第十一电阻为电阻R35，第十二电阻R36，2个VOUT1引脚连接电阻R35的第一端，电阻R35的第二端连接电压源端VCC，电阻R35的阻值为0R，电压源端VCC的电压值为3.3V，2个VOUT2引脚连接电阻R36的第一端，电阻R36的第二端连接电压源端VCC，电阻R36的阻值为0R，电压源端VCC的电压值为1.4V。

另外，总线控制电路还包括若干第三电容和若干第四电容，若干第三电容并接的第一端连接第十一电阻的第二端，若干第三电容并接的第二端连接接地端，若干第四电容并接的第一端连接第十二电阻的第二端，若干第四电容并接的第二端连接接地端。

请再次参见图7，为了对电源模块对电源模块向DSP模块的IO引脚提供的电源进行滤波，本实施例可以设置多个第三电容，例如为3个第三电容，3个第三电容分别为图7中的电容C6、电容C7和电容C8，电容C6、电容C7和电容C8并接的第一端连接至电阻R35的第二端，电容C6、电容C7和电容C8并接的第一端连接至接地端GND，以此进行滤波处理，其中，电容C6的大小可以为100μf、电容C7的大小可以为47μf、电容C8的大小可以为0.1μf；为了对电源模块对电源模块向DSP模块的核电压引脚提供的电源进行滤波，本实施例可以设置多个第四电容，例如为3个第四电容，3个第四电容分别为图7中的电容C9、电容C10和电容C11，电容C9、电容C10和电容C11并接的第一端连接至电阻R36的第二端，电容C9、电容C10和电容C11并接的第一端连接至接地端GND，以此进行滤波处理，其中电容C9的大小可以为100μf、电容C10的大小可以为47μf、电容C11的大小可以为0.1μf。

另外，请再次参见图7，本实施例的电源模块还包括PG1引脚、VSENSE1/FB1引脚、VSENSE2/FB2引脚、RESET引脚、2个VIN1引脚、2个VIN2引脚、SEQ引脚、MR2引脚、MR1引脚、GND/HEAT SINK1引脚至GND/HEAT SINK4引脚，其中，PG1引脚连接一电阻R37，电阻R37的阻值可以为249K，VSENSE1/FB1引脚连接电阻R40和电阻R41，电阻R40和电阻R41的阻值分别可以为287K和169K，VSENSE2/FB2引脚连接电阻R38和电阻R39，电阻R38和电阻R39的阻值分别可以为24K和169K，RESET引脚连接电阻R42，电阻R42的阻值可以为4.7K，2个VIN1引脚、2个VIN2引脚和SEQ引脚共同连接至电容C16和电容C17并接形成的第一端，电容C16和电容C17并接形成的第一端还连接至电压源端VCC，电容C16和电容C17并接形成的第二端连接至接地端GND，且该电压源端VCC的电压为5V，本实施例还包括两组电容C12、电容C13、电容C14和电容C15，该电压源端VCC还连接至其中一组电容C12、电容C13、电容C14和电容C15并接形成的第一端，该组电容C12、电容C13、电容C14和电容C15并接形成的第二端连接至接地端GND，MR2引脚连接电压源端VCC，该电压源端VCC的电压为5V，该电压源端VCC连接另外一组电容C12、电容C13、电容C14和电容C15并接形成的第一端，该组电容C12、电容C13、电容C14和电容C15并接形成的第二端连接至接地端GND。

本实施例的总线控制电路能够实现异步总线和PCI总线的直接通信，还能实现异步总线和其它设备的直接通信以及PCI总线和其它设备的直接通信，解决了目前异步总线和PCI总线不能直接通信的问题。另外，本实施例的总线控制电路结构简单，不会增加成本和人力。

在本发明中，除非另有明确的规定和限定，术语“相连”、“连接”等术语应做广义理解，例如，可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是2个或2个以上，除非另有明确具体的限定。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (6)

1.一种基于DSP的总线控制电路，其特征在于，包括DSP模块、固化模块，固化模块、异步总线和PCI总线均连接至所述DSP模块，其中，

FLASH模块，用于固化所述异步总线和所述PCI总线、所述异步总线和第一设备或者所述PCI总线和第二设备之间通信的预设内容；

DSP模块，用于根据所述预设内容实现所述异步总线和所述PCI总线、所述异步总线和第一设备或者所述PCI总线和第二设备之间的通信；

还包括16个第一电阻和若干第二电阻，所述DSP模块包括16个数据线引脚、若干地址线引脚，其中，

每个所述数据线引脚对应连接一所述第一电阻的第一端，所述第一电阻的第二端对应连接至所述PCI总线的数据线，每个所述地址线引脚对应连接一所述第二电阻的第一端，所述第二电阻的第二端对应连接至所述PCI总线的地址线；

还包括若干第三电阻，所述DSP模块还包括2个第一片选信号引脚、2个第一字节使能信号引脚、第一使能信号引脚、第一读使能信号引脚、第一写使能信号引脚和第一数据收发准备信号引脚，其中，

所述第一片选信号引脚、所述第一字节使能信号引脚、所述第一使能信号引脚、所述第一读使能信号引脚和所述第一写使能信号引脚分别连接一第三电阻的第一端；

还包括四个第四电阻和若干第五电阻，其中，

与所述第一使能信号引脚、所述第一读使能信号引脚和所述第一写使能信号引脚连接的所述第三电阻的第二端均对应连接一所述第四电阻的第一端，所述第一数据收发准备信号引脚连接一所述第四电阻的第一端，所述第四电阻的第二端连接电压源端，每一所述第五电阻的第一端对应连接一所述第二电阻的第二端，所述第五电阻的第二端连接接地端；

还包括若干第一电容、第六电阻和三个第七电阻，所述FLASH模块包括若干第一引脚、若干第二引脚、第二使能信号引脚、第二写使能信号引脚、第二字节使能信号引脚、第二片选信号引脚和电压源引脚，其中，

每个所述第一引脚对应连接一所述第一电阻的第二端，每个所述第二引脚对应连接一所述第二电阻的第二端，所述第二使能信号引脚、所述第二写使能信号引脚对应连接所述DSP模块的所述第一使能信号引脚、所述第一写使能信号引脚，所述第二片选信号引脚对应连接所述DSP模块的其中一个所述第一片选信号引脚，所述若干第一电容并接于所述电压源引脚和接地端之间，所述第六电阻连接于所述第二字节使能信号引脚和接地端之间，所述三个第七电阻的第一端分别连接所述第二写使能信号引脚、第二片选信号引脚和所述DSP模块的另外一个所述第一片选信号引脚，所述三个第七电阻的第二端连接电压源端。

2.根据权利要求1所述的基于DSP的总线控制电路，其特征在于，还包括晶振、EMC滤波器、第八电阻、第九电阻、若干第二电容，所述DSP模块还包括时钟信号输入引脚和供电电源引脚，其中，

所述第八电阻连接于所述时钟信号输入引脚和所述晶振的第一端之间，所述晶振的第二端连接接地端，所述晶振的第三端连接所述第九电阻的第一端，所述九电阻的第二端和所述晶振的第四端连接电压源端；

所述供电电源引脚连接所述若干第二电容并接的第一端，所述供电电源引脚还连接所述EMC滤波器的第一端，所述EMC滤波器的第二端连接电压源端，所述EMC滤波器的第三端和所述若干第二电容并接的第二端共同连接接地端。

3.根据权利要求1所述的基于DSP的总线控制电路，其特征在于，还包括若干第十电阻，所述DSP模块还包括11个第三引脚、若干第四引脚和若干地址数据线复用引脚，其中，

所述11个第三引脚分别连接所述PCI总线的INTA引脚、FRAME引脚、DEVSEL引脚、STOP引脚、TRDY引脚、PERR引脚、SERR引脚、IRDY引脚、REQ引脚、GNT引脚、RST引脚，所述若干第四引脚分别连接所述PCI总线的第三字节使能信号，所述若干地址数据线复用引脚连接所述PCI总线的地址数据复用线，所述11个第三引脚和所述若干第四引脚分别连接一所述第十电阻的第一端，所述第十电阻的第二端连接所述电压源端。

4.根据权利要求1所述的基于DSP的总线控制电路，其特征在于，还包括电源模块，所述电源模块连接所述DSP模块，用于向所述DSP模块提供电源。

5.根据权利要求4所述的基于DSP的总线控制电路，其特征在于，还包括第十一电阻和第十二电阻，所述电源模块包括2个第一输出引脚和2个第二输出引脚，其中，

所述2个第一输出引脚连接所述第十一电阻的第一端，所述第十一电阻的第二端连接所述DSP模块的IO引脚，所述2个第二输出引脚连接所述第十二电阻的第一端，所述第十二电阻的第二端连接所述DSP模块的核电压引脚。

6.根据权利要求5所述的基于DSP的总线控制电路，其特征在于，还包括若干第三电容和若干第四电容，所述若干第三电容并接的第一端连接所述第十一电阻的第二端，所述若干第三电容并接的第二端连接接地端，所述若干第四电容并接的第一端连接所述第十二电阻的第二端，所述若干第四电容并接的第二端连接接地端。

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