CN102521181A

CN102521181A - 多通道异型雷达数据实时解析集中收发卡及其通信方法

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Publication number: CN102521181A
Application number: CN2011103391094A
Authority: CN
Inventors: 范昌平; 张行
Original assignee: Sichuan Chuanda Zhisheng Software Co Ltd
Current assignee: Sichuan Chuanda Zhisheng Software Co Ltd; Wisesoft Co Ltd
Priority date: 2011-11-01
Filing date: 2011-11-01
Publication date: 2012-06-27
Anticipated expiration: 2031-11-01
Also published as: CN102521181B

Abstract

一种多通道异型雷达数据实时解析集中收发及其通信方法，涉及空中交通管制系统ATC中雷达数据处理技术领域。本发明基于PCI接口以DSP和FPGA为核心，通过PCI接口实现与PC机应用程序的数据通信；特别是8通道的同异步全双工数据收发的FPGA实现，DSP对各种类型雷达数据协议解析功能实现，以及PC机的驱动程序和应用程序实现。优化了空中交通管制系统对雷达信号的引接，满足对各种雷达信号的系统接入，便于扩容，可设定转发各种类型的雷达数据。

Description

多通道异型雷达数据实时解析集中收发卡及其通信方法

技术领域

本发明涉及空中交通管制系统ATC中雷达数据处理技术领域，尤其是多通道异型雷达数据实时解析集中收发卡及其通信方法。

背景技术

国内在过去的空中交通管制系统ATC中，对雷达数据的接收处理采用通常国外公司的多路串行接收卡和外部的同步雷达接收设备。这样的系统结构复杂，信号的误码率较高，并且由于外购设备受国情等因素限制，其引进设备功能不全而且效率低，不能满足现代化的空中交通管制系统需求。因此设计一种多通道异型雷达数据实时解析集中收发卡，满足对各种类型雷达数据例如HDLC、BSC、CDII、DDCMP特殊协议等信号的系统接入，使该卡便于扩容，可设定转发各种类型的雷达信号；解决ATC系统对现代化空中交通管制系统中输入雷达信道多、雷达种类多如何优化引接的问题。实际应用中，空管ATC大型系统的服务器可以同时插进本发明的多张接收卡运行，效果十分显著。文献检索中发现，与本发明主题最为接近的是中国专利申请号为201010128723.1名为“具有硬件定时发送功能的RS422异步串行卡及其通信方法”的专利申请。该对比文献涉及的是一种RS422异步串行卡及其通信方法，它包括RS-422电平转换电路、FPGA、总线控制器和CPCI总线连接器，所述FPGA中固化有接收模块、发送模块、第一定时器和内部时钟；所述通信方法，它包括数据接收过程和定时数据发送过程。采用硬件缓存的方法，能够有效地解决因非实时行操作系统导致的丢帧问题。完成对雷达、雷达模拟器、数控转台等定时数据设置和定时状态监测。本发明的目的、技术方案与上述对比文献比较是有所不同的。

发明内容

本发明的目的是设计一种基于PCI接口多通道异型雷达数据实时解析集中收发卡及其通信方法，优化空中交通管制系统对雷达信号的引接，满足对各种雷达信号的系统接入，便于扩容，可设定转发各种类型的雷达数据。

实现本发明目的之技术解决方案是这样的：一种多通道异型雷达数据实时解析集中收发卡，包括基于PCI接口，尤其是由外部接口SCSI、8通道RS-232接口、可编程逻辑器件FPGA、通用异步接收/发送装置UART、含PCI控制器的数字信号微处理器DSP、SDRAM内存、可读写串行EEPROM存储器、系统电源构成；所述外部接口SCSI是采用100芯SCSI接口与外部8通道RS-232 DB25接口引脚连接；所述数字信号微处理器DSP通过控制总线、数据总线、地址总线与SDRAM内存、可编程逻辑器件FPGA、通用异步接收/发送装置UART连接，通过I²C总线与可读写串行EEPROM存储器连接；所述数字信号微处理器DSP的引脚AD31～AD0与PCI接口引脚B20～A58连接；所述可编程逻辑器件FPGA通过引脚107与数字信号微处理器DSP建立外部中断联系。

上述多通道异型雷达数据实时解析集中收发卡，数字信号微处理器DSP采用的是DSPTMS320C6205作为主芯片；可编程逻辑器件FPGA采用的是XILING XC2S150E芯片；通用异步接收/发送装置UART采用两片TL16C554APN芯片；SDRAM内存采用MT48LC4M32B2芯片。

上述多通道异型雷达数据实时解析集中收发卡的通信方法，其可编程逻辑器件FPGA的逻辑功能控制主要包括以下几个功能模块：1)8通道雷达数字信号输入、输出控制模块；2)8通道同步数据输入串并转换、同步数据输出并串转换模块；3)数据接收、发送16字节深先入先出异步缓存模块FIFO16；4)8通道接口状态控制模块；5)同步、异步信号接收、发送控制模块；6)同步数据接收内、外时钟控制模块；7)同步数据发送时钟输出波特率控制模块；8)多中断源接收控制输出模块。

上述多通道异型雷达数据实时解析集中收发卡的通信方法，其DSP程序主要功能包括PCI信息数据交换、获取所有中断标志信息、8通道收发两级数据缓存的读写管理、8通道控制参数设置、多类型雷达数据的收发协议解析，实现功能模块的步骤包括Main()函数模块功能的步骤是：4.1)系统环境初始化；4.2)PCI设备信息的EEPROM编程(初次生产时用)；4.3)FPGA加载；4.4)变量初始化、中断初始化、启动1ms定时器；4.5)获取PCI卡号；4.6)系统中断处理、启动1ms定时器、全局中断开；4.7)循环处理相关事务；4.8)对同步数据接收要分别将8通道底层接收原始缓存的数据按设定协议解析到另一高级数据缓存待120ms PCI中断发给PC；4.9)对同步数据发送要分别将8通道从PCI120ms中断获取的高级缓存数据按指定的协议转换到底层发数缓存待转发输出；若是异步数据收发不需进行转换；4.10)调120ms事务处理模块。

上述多通道异型雷达数据实时解析集中收发卡的通信方法，所述120ms事务处理模块即PCI_Timer120ms()函数功能实现步骤是：5.1)PCI_Timer120ms开始；5.2)判断120ms是否到，如果回答否，进入5.9)结束返回；如果回答是，进入下一步骤；5.3)清120msPCI中断；5.4)各通道使能检测，参数设置；5.5)对DSP和PC驱动共同操作的二级发数乒乓缓存进行地址空间切换，清相应的控制寄存器；5.6)进行地址空间切换之前，将接收的不完整包数据转移到一二级收数缓存，置相应的控制寄存器；5.7)判断PC驱动允许、PCI中断否，如果回答是，进入下一步，如果回答否，进入结束返回；5.8)120ms PCI中断；5.9)结束返回。

上述多通道异型雷达数据实时解析集中收发卡的通信方法，所述外部多中断源信息处理即ExtIntIsr()中断处理函数功能模块实现步骤如下：6.1)读取中断源信息，包括异步收发中断，同步收发中断；6.2)异步数据接收启动，直接从外部多串行接口芯片FIFO读数写入到DSP第一级数据缓；6.3)异步数据发数启动，接从DSP第一级数据缓读数写入到外部多串行接口芯片FIFO；6.4)同步数据接收启动，从FPGA FIFO读数写入到DSP第一级数据缓存；6.5)同步数据发数启动，从DSP第一级数据缓存读数写入到FPGA FIFO；6.6)判断中断事务处理完毕，如果是，结束返回，如果否，返回6.1)继续执行。

上述多通道异型雷达数据实时解析集中收发卡的通信方法，须完成FPGA文件加载传输协议和PCI设备信息EEPROM编程步骤的实现。

本发明基于PCI接口多通道异型雷达数据实时解析集中收发卡及其通信方法以DSP和FPGA为核心，通过PCI接口实现与PC机应用程序的数据通信。特别是8通道的同异步全双工数据收发的FPGA实现，DSP对各种类型雷达数据协议解析功能实现，以及PC机的驱动程序和应用程序实现，从而达到本发明之目的。本发明接口技术性能如下：

输入部分：

(1)输入信号：外部8路同步/异步数据；

(2)物理层：符合EIA RS-232C/D标准，同步、异步通信方式，全信号；

(3)传输速率：≤115.2Kbps。

输出部分：

(1)输出信号：外部8路同步/异步数据每1路分4路输出；

(3)传输速率：≤115.2Kbps。

PCI部分：

(1)32Bit/33MHz PCI；

(2)PCI Specification 2.2；

(3)Power Management Interface 1.1；

本发明具有突出的优点与有益效果是：基于PCI接口多通道异型雷达数据实时解析集中收发卡在技术上保持与世界同步，国内领先，该卡填补了国内空白，性能优于国外同类产品。该产品已经成功应用于军航管制中心系统，也在民航等需要处理雷达数据的领域应用。与现有其它产品相比，功能和性能都有大幅度提高，为我国空中交通管制系统增加了一种高技术含量的产品。

附图说明

图1是本发明所述雷达数据实时解析集中收发卡结构示意图。

图2是本发明所述集中收发卡单通道数据流工作原理框图示意图。

图3是所述雷达数据实时解析集中收发卡FPGA逻辑功能模块示意图。

图4～图8是本发明所述雷达数据实时解析集中收发卡部分电路结构示意图。

图9～图11是本发明所述集中收发卡通信方法流程框图示意图。

具体实施方式

参见图1～图8可知，本发明雷达数据实时解析集中收发卡是由外部接口SCSI、8通道RS-232接口、可编程逻辑器件FPGA、通用异步接收/发送装置UART、数字信号微处理器DSP、SDRAM内存、可读写串行EEPROM存储器、电源构成；所述外部接口SCSI是采用100芯SCSI接口与8通道RS-232接口的25个引脚即DB-25连接的方式，是定制的一根1对8的线缆。DB25针输入、输出接口：外部8路数据接口，每路数据输入输出接口采用DB25针型连接端子，其引脚按RS232(JTU-T V.24/V.28)全信号定义如下：

引脚

定义

引脚

定义

引脚

定义

引脚

定义

2

TXD

5

CTS

8

CD

20

DTR

3

RXD

6

DSR

15

TXCLK

22

RI

4

RTS

7

SG

17

RXCLK

24

ETXCLK

注：其中引脚1可以考虑接屏蔽线，与机壳相连。

SCSI-100接口

数字信号微处理器DSP通过控制总线、数据总线、地址总线与SDRAM内存、可编程逻辑器件FPGA、通用异步接收/发送装置UART连接，通过I²C总线与可读写串行EEPROM存储器连接；所述数字信号微处理器DSP的引脚AD31～AD0与PCI接口引脚B20～A58连接，DSP TMS320C6205的PCI接口与计算机PCI扩展插槽的总线定义原理设计(参见图5所示)。

可编程逻辑器件FPGA通过引脚107与数字信号微处理器DSP建立外部中断联系。数字信号微处理器DSP采用DSP TMS320C6205作为主芯片。DSP TMS320C6205外部储存扩展SDRAM为MT48LC4M32B2，该芯片的管脚原理设计参见图8。可编程逻辑器件FPGA采用XILING XC2S150E芯片，FPGA设计基于XILINX的XC2S150E，详细管脚定义原理图参见图4所示。

通用异步接收/发送装置UART采用两片TL16C554APN芯片。即外部8UART扩展采用两片TL16C554APN芯片，图6所示为1-4通道扩展串口设计原理图。

SDRAM内存采用的是MT48LC4M32B2芯片。多通道异型雷达数据实时解析集中收发装置的外部接口1-4通道电平转换原理设计参见图7所示。

单通道数据流工作原理参见图2所示，现简介同步数据流与异步数据流工作原理：

1)同步数据流的工作原理：

输入：当通道参数设定为同步接收方式时，同步数据流经过外部接口输入到FPGA，FPGA对输入的BIT流串并转换成BYTE数据，当FPGA的任意一个通道收到16BYTE数据产生DSP外部中断，DSP读取FPGA数据存入第一级原始BIT数据接收缓冲区；之后DSP程序按相应类型的雷达数据进行接收协议解析，去除多余的空闲值等，存入第二级雷达数据包接收缓冲区；接收缓冲区都采用乒乓缓冲区设计，以免操作冲突；每隔120ms DSP都会产生一次PCI中断，计算机驱动响应中断，读取第二级雷达数据包接收缓冲区的雷达数据；

输出：当通道参数设定为同步发送方式时，输出即输入的逆过程，当DSP产生120msPCI中断时，计算机驱动程序将按接收数据包的逆过程把数据写入DSP第二级雷达数据包发送缓冲区；之后DSP程序按相应类型的雷达数据协议插入空闲值等，存入第一级雷达数据BIT发送缓冲区；发送缓冲区都采用乒乓缓冲区设计，以免操作冲突；当FPGA的任意一个通道发空16BYTE数据即产生DSP外部中断，DSP读取第一级雷达BIT发送缓冲区数据写入FPGA，FPGA按设定的波特率并串转换输出到外部接口。

2)异步数据流工作原理：

输入：当通道参数设定为异步接收方式时，异步数据流经过外部接口输入到FPGA，FPGA根据设置再输出到外部串口芯片，当串口芯片收到16BYTE数据产生中断，DSP读取数据存入第一级雷达数据包接收缓冲区；之后DSP程序再转入第二级雷达数据包接收缓冲区；接收缓冲区都采用乒乓缓冲区设计，以免操作冲突；每隔120ms DSP都会产生一次PCI中断，计算机驱动响应中断，读取第二级雷达数据包接收缓冲区的雷达数据。

输出：当通道参数设定为异步发送方式时，输出即输入的逆过程，当DSP产生120msPCI中断时，计算机驱动程序将按接收数据包的逆过程把数据写入DSP第二级雷达数据包发送缓冲区；之后DSP程序再转入第一级雷达数据BIT发送缓冲区；发送缓冲区都采用乒乓缓冲区设计，以免操作冲突；当串口芯片的任意一个通道发空16BYTE数据即产生DSP外部中断，DSP读取第一级雷达发送缓冲区数据写入外部串口芯片，串口芯片按设定的波特率输出到外部接口。

图3示意了所述的可编程逻辑器件FPGA的逻辑功能控制模块及其相互连接关系。主要包括以下几个功能模块：1)、8通道雷达数字信号输入、输出控制模块；2)、8通道同步数据输入串并转换、同步数据输出并串转换模块；3)、数据接收、发送16字节深先入先出异步缓存模块FIFO16；4)、8通道接口状态控制模块；5)、同步、异步信号接收、发送控制模块；6)、同步数据接收内、外时钟控制模块；7)、同步数据发送时钟输出波特率控制模块；8)、多中断源接收控制输出模块。

基于PCI接口多通道异型雷达数据实时解析集中收发卡的FPGA逻辑功能控制是该卡的核心之一，稳定可靠的FPGA设计至关重要。该卡的输入输出信号种类较多，既有同步信号，又有异步信号。输入输出信号频率范围广，范围覆盖从150Bps到115200Bps。中断源众多，中断源不少于32个。各个通道要求是全信号的完全独立控制。因此在设计中始终坚持数字逻辑的同步时序设计的思想，以VHDL硬件设计语言为基础进行设计。特别是FPGA功能寄存器接口定义的实现。

FPGA功能寄存器接口定义如下：

1)该接口协议定义了FPGA内部各地址空间的功能和内容以及外部操作方法：

A(6:0)＝0x00(RAsyncIntrStsWClrIntrReg)

读：获得8个通道的异步中断状态。D0表示通道1的异步中断状态，D7表示通道8的异步中断状态。1表示有中断；0表示无中断；

写：向该地址写任意数，可以复位FPGA到DSP的中断线状态到高(包含由同步中断导致的DSP中断)；

2)A(6:0)＝0x01(SyncRxIntrSReg)

读：获得8个通道的同步接收中断状态。D0表示通道1的同步接收中断状态，D7表示通道8的同步接收中断状态。1表示有中断；0表示无中断；

写：无效。

3)A(6:0)＝0x02(SyncTxIntrSReg)

读：获得8个通道的同步发送中断状态。D0表示通道1的同步发送中断状态，D7表示通道8的同步发送中断状态。1表示有中断；0表示无中断；

写：无效。

4)A(6:0)＝0x03(SyncAsyncSelReg)

读：无效；

写：设置8个通道为同步/异步通信通道。D0设置通道1的同步/异步方式，D7设置通道8的同步/异步方式。1表示同步方式；0表示异步方式。缺省为1。

5)A(6:0)＝0x04(FPGARstReg)

读：无效；

写：写任意数，可复位FPGA的寄存器到缺省值。

6)A(6:0)＝0x05(TxClkSelReg)

读：无效；

写：设置8个通道的发送时钟为内/外时钟。D0设置通道1的发送时钟为内/外时钟，D7设置通道8的发送时钟为内/外时钟。0为内时钟；1为外时钟。

7)A(6:0)＝0x06(RxEnableReg)

读：无效；

写：设置8个通道的接收禁止/允许。D0设置通道1的接收禁止/允许，D7设置通道8的接收禁止/允许。0为禁止；1为允许。

8)A(6:0)＝0x07(TxEnableReg)

读：无效；

写：设置8个通道的发送禁止/允许。D0设置通道1的发送禁止/允许，D7设置通道8的发送禁止/允许。0为禁止；1为允许。

9)8个通道的数字接口控制信号寄存器，A(6:0)地址范围为：0x08～0x0F

A(6:0)＝0x08(CH1ModemSignalReg)

读：返回通道1数字接口的输入状态值。

	RI	CD	DSR	CTS
						0/1	0/1	0/1	0/1

写：设置通道1数字接口的输出控制信号。

	DTR	RTS
				0/1	0/1

A(6:0)＝0x09(CH2ModemSignalReg)

A(6:0)＝0x0A(CH3ModemSignalReg)

A(6:0)＝0x0B(CH4ModemSignalReg)

A(6:0)＝0x0C(CH5ModemSignalReg)

A(6:0)＝0x0D(CH6ModemSignalReg)

A(6:0)＝0x0E(CH7ModemSignalReg)

A(6:0)＝0x0F(CH8ModemSignalReg)

10)8个通道的异步FIFO数据寄存器，A(6:0)地址范围为：0x10～0x17

A(6:0)＝0x10(CH1FIFOReg)

读：读通道1的同步接收数据FIFO；

写：写通道1的同步发送数据FIFO

A(6:0)＝0x11(CH2FIFOReg)

A(6:0)＝0x12(CH3FIFOReg)

A(6:0)＝0x13(CH4FIFOReg)

A(6:0)＝0x14(CH5FIFOReg)

A(6:0)＝0x15(CH6FIFOReg)

A(6:0)＝0x16(CH7FIFOReg)

A(6:0)＝0x17(CH8FIFOReg)

11)8个通道的同步发送内时钟波特率设置寄存器，A(6:0)地址范围为：0x18～0x1F

A(6:0)＝0x18(CH1TxClkBaudReg)

读：无效

写：配置通道1的同步发送内时钟波特率，其配置如下表所示。

A(6:0)＝0x19(CH2TxClkBaudReg)

A(6:0)＝0x1A(CH3TxClkBaudReg)

A(6:0)＝0x1B(CH4TxClkBaudReg)

A(6:0)＝0x1C(CH5TxClkBaudReg)

A(6:0)＝0x1D(CH6TxClkBaudReg)

A(6:0)＝0x1E(CH7TxClkBaudReg)

A(6:0)＝0x1F(CH8TxClkBaudReg)

12)8个通道的异步控制寄存器地址空间分配：

通道1的地址空间范围：0x40～0x47；

通道2的地址空间范围：0x48～0x4F；

通道3的地址空间范围：0x50～0x57；

通道4的地址空间范围：0x58～0x5F；

通道5的地址空间范围：0x60～0x67；

通道6的地址空间范围：0x68～0x6F；

通道7的地址空间范围：0x70～0x77；

通道8的地址空间范围：0x78～0x7F；

FPGA文件加载传输协议如下：FPGA的配置数据文件一般命名为***.***，与DSP的程序文件存放于主机同一路径下。当驱动程序加载DSP程序完成后，主机应该把FPGA的配置数据传输给DSP，具体传输协议如下：

1)、当DSP的程序加载完成并正常工作后，DSP会产生一次中断，同时发送数据长度寄存器0的Empty位被置位，Data Len域表示主机此次应传输数据的字节长度，发送数据缓冲区地址寄存器0的内容指定传输数据的初始地址；

2)、主机将指定长度的数据传输到指定地址空间后，应把发送数据长度寄存器0的Empty位清除；

3)、重复以上过程，直到发送数据长度寄存器0的Empty位被置位，但Data Len域为0时，FPGA配置数据传输完成。此时主机应把Empty位清除，但不需传输数据。

参见图9、图10、图11程序设计框图可知，DSP程序设计是基于PCI接口多通道异型雷达数据实时解析集中收发卡通信的关键，该卡需要实现的功能由DSP代码根据相关协议实现。主要功能包括PCI信息数据交换、外部多中断源信息处理、8通道收发两级数据缓存的读写管理、8通道控制参数设置、多类型雷达数据的收发协议解析等。实现这些功能模块的步骤如下：

Main()函数模块功能有：系统环境初始化；PCI设备信息的EEPROM编程，初次生产时用；FPGA加载；变量初始化、中断初始化、启动1ms定时器；获取PCI卡号；系统中断处理、启动1ms定时器、全局中断开；循环处理相关事务；对同步数据接收要分别将8通道底层接收原始缓存的数据按设定协议解析到另一高级数据缓存待120ms PCI中断发给PC；对同步数据发送要分别将8通道从PCI 120ms中断获取的高级缓存数据按指定的协议转换到底层发数缓存待转发输出；若是异步数据收发不需进行转换；调120ms事务处理模块。

PCI_Timer120ms()函数功能有：PCI_Timer120ms开始；判断120ms是否到，如果回答否，进入步骤结束返回；如果回答是，进入下一步骤；清120ms PCI中断；各通道使能检测，参数设置；对DSP和PC驱动共同操作的二级发数乒乓缓存进行地址空间切换，清相应的控制寄存器；进行地址空间切换之前，将接收的不完整包数据转移到一二级收数缓存，置相应的控制寄存器；判断PC驱动允许、PCI中断否，如果回答是，进入下一步，如果回答否，进入结束返回；120ms PCI中断；结束返回。

ExtIntIsr()中断处理函数功能有：读取中断源信息，包括异步收发中断，同步收发中断；异步数据接收启动，直接从外部多串行接口芯片FIFO读数写入到DSP第一级数据缓；异步数据发数启动，接从DSP第一级数据缓读数写入到外部多串行接口芯片FIFO；同步数据接收启动，从FPGA FIFO读数写入到DSP第一级数据缓存；同步数据发数启动，从DSP第一级数据缓存读数写入到FPGA FIFO；中断事务处理完毕，是结束返回，否返回第一步继续执行。

120ms时长的PCI中断是根据外部数据流的最高波特率和数据缓冲区的容量确定的。该时间不能太短，也不能太太长，太短对PC机的中断就很平凡，太长对DSP内存消耗大且数据实时性受到影响。同步数据卡有8个通道，全双工。每个通道可独立进行参数设置，包括输入通道设置：数据类型设置同步或异步、同步雷达类型设置、输入数据、时钟波特率设置、同步内外时钟设置等。输出通道设置：数据类型设置同步或异步、同步雷达类型设置、输出数据、时钟波特率设置等。DPS的程序代码和FPGA代码由PC机驱动按协议进行加载，这样的好处是DSP程序和PFGA代码升级方便，适应能力强，硬件平台保持不变。

PCI驱动程序接口设计：

以下所有的Addr均表示的是寄存器在DSP内存中的物理地址。

控制寄存器类：

1)通道使能寄存器(Addr＝0x80000000)：

D15

D14

D13

D12

D11

D10

D9

D8

T7

T6

T5

T4

T3

T2

T1

T0

D7

D6

D5

D4

D3

D2

D1

D0

R7

R6

R5

R4

R3

R2

R1

R0

Rx：x表示通道号；

Rx＝1：使能该接收通道，通道开始工作；

＝0：禁止该接收通道，通道停止工作；

Tx：x表示通道号；

Tx＝1：使能该发送通道，通道开始工作；

＝0：禁止该发送通道，通道停止工作；

Default：00000000，00000000；

2)波特率设置寄存器(Addr＝0x80000004，0x80000006，0x80000008，0x8000000a，0x8000000C，0x8000000E，0x80000010，0x80000012)：

ieCLK＝1：同步发送外部时钟选择；

＝0：同步发送内部时钟选择

(1)同步波特率参数：

M7…0＝00000000：1200bps

＝00000001：2400bps

＝00000010：4800bps

＝00000011：9600bps

＝00000100：19200bps

＝00000101：38400bps

＝00000110：64000bps

＝00000111：000bps

＝0thers：Reserved

(2)异步波特率参数：

M7…0＝00000000：150bps

＝00000001：300bps

＝00000010：600bps

＝00000011：1200bps

＝00000100：2400bps

＝00000101：4800bps

＝00000110：96000bps

＝00000111：19200bps

＝00001000：38400bps

＝00001001：57600bps

＝00001010：115200bps

＝0thers：Reserved

Default：00000000，00000110；

波特率设置寄存器共8组，分别对应8个通道；

3)通信链路层协议寄存器(Addr＝0x80000014，0x80000016，0x80000018，0x8000001a，0x8000001C，0x8000001E，0x80000020，0x80000022)：

M7…0＝00000000：Async

＝00000001：BiSync

＝00000010：CD2

＝00000011：DDCMP

＝00000100：HDLC

＝0thers：Reserved

Default：00000000，00000000

通信链路层协议寄存器共8组，分别对应8个通道；

4)异步通信模式寄存器(Addr＝0x80000024，0x80000026，0x80000028，0x8000002a，0x8000002C，0x8000002E，0x80000030，0x80000032)：

WL1WL0：字长选择

＝00:5Data Bits

＝01:6Data Bits

＝10:7Data Bits

＝11:8Data Bits

STB：停止位选择

＝0:1Stop Bit

＝1:1.5Stop Bits if 5 Data Bits Selected，2 Stop Bits if 6，7，8 DataBits Selected

PEN：奇偶校验允许位

＝0：禁止奇偶校验

＝1：允许奇偶校验

EPS：奇偶校验选择位

＝0：奇校验

＝1：偶校验

Loop：回环允许位

＝0：正常数据传输

＝1：回环允许

Default：00000000，00000011

异步通信模式寄存器共8组，分别对应8个通道；

5)卡号寄存器(Addr＝0x800000B4)：

状态寄存器类：

1)线路状态寄存器(Addr＝0x80000034，0x80000036，0x80000038，0x8000003a，0x8000003C，0x8000003E，0x80000040，0x80000042)：

线路状态寄存器共8组，分别对应8个通道；

2)线路状态控制寄存器(Addr＝0x80000044，0x80000046，0x80000048，0x8000004a，0x8000004C，0x8000004E，0x80000050，0x80000052)：

线路状态控制寄存器共8组，分别对应8个通道。

数据传输寄存器类：

1)接收数据长度寄存器(Addr＝0x80000054，0x80000056，0x80000058，0x8000005a，0x8000005C，0x8000005E，0x80000060，0x80000062)：

Valid＝0：数据包无效

＝1：有效数据包

Data Len：数据包长度，字节为单位。

该寄存器读取后应被清零。

接收数据长度寄存器共8组，分别对应8个通道；

2)接收数据缓冲区地址寄存器(Addr＝0x80000064，0x80000068，0x8000006C，0x80000070，0x80000074，0x80000078，0x8000007C，0x80000080)

当Valid＝1时，A31…0表示当前数据包的起始地址。

每个数据包包含若干数据子包，数据包存放格式为：

接收数据缓冲区地址寄存器共8组，分别对应8个通道；

3)发送数据长度寄存器(Addr＝0x80000084，0x80000086，0x80000088，0x8000008a，0x8000008C，0x8000008E，0x80000090，0x80000092)：

Empty＝0：发送数据缓冲区满

＝1：发送数据缓冲区空

Data Len：写入发送缓冲区数据包长度，字节为单位。

当发送缓冲区写入数据后，Empty位应被清除。

发送数据长度寄存器共8组，分别对应8个通道；

4)发送数据缓冲区地址寄存器(Addr＝0x80000094，0x80000098，0x8000009C，0x800000A0，0x800000A4，0x800000A8，0x800000AC，0x800000B0)

当Empty＝1时，A31…0表示当前发送数据空缓冲区的起始地址。

数据发送时，数据包格式为：

发送数据缓冲区地址寄存器共8组，分别对应8个通道。

PCI设备信息EEPROM编程：

1)、DSP加载程序为：****.***。

2)、DSP程序加载完成并正常工作后，DSP会产生一次中断。同时标志寄存器FlagReg(addr＝0x80000000，int类型)内容为零，表示PC可写入EEPROM数据到指定空间。

3)、PC向0x80000004开始的空间写入EEPROM数据。该空间数据结构定义如下：

typedef struct

{

unsigned short VendorID；

unsigned short DeviceID；

unsigned char RevisionID；

unsigned char ClassCodeLSB；

unsigned short ClassCodeMSB；

unsigned short SubSystemVendorID；

unsigned short SubSystemID；

unsigned char MinGrant；

unsigned char MaxLantency；

unsigned short PC_D1D0；

unsigned short PC_D3D2；

unsigned short PD_D1D0；

unsigned short PD_D3D2；

unsigned short DataScale；

unsigned short PMC；

}PCI_CONFIG_TYPE；

一般，该结构内容为：

VendorID＝0x104c；

DeviceID＝0xa108；

RevisionID＝0x0001；

ClassCodeLSB＝0x0000；

ClassCodeMSB＝0x0000；

SubSystemID＝0x0000；

SubSystemVendorID＝0x0000；

MinGrant＝0x00；

MaxLantency＝0x00；

PC_D1D0＝0；

PC_D3D2＝0；

PD_D1D0＝0；

PD_D3D2＝0；

DataScale＝0；

PMC＝0；

4)数据写入完成后，FlagReg应写入任意大于0的数值；

5)DSP完成编程后产生一次中断。同时FlageReg的内容表示操作的结果：

FlagReg＝0：操作正常；

FlagReg＝-1：EEPROM配置错误；

FlagReg＝-2：EEPROM写入错误；

FPGA文件加载传输协议和PCI设备信息EEPROM编程的步骤的实现，是本发明8通道的同异步全双工数据收的重要步骤，因此，给予了上述较为详细的具体说明。

Claims

1.一种多通道异型雷达数据实时解析集中收发卡，包括基于PCI接口，其特征在于，由外部接口SCSI、8通道RS-232接口、可编程逻辑器件FPGA、通用异步接收/发送装置UART、含PCI控制器的数字信号微处理器DSP、SDRAM内存、可读写串行EEPROM存储器、系统电源构成；所述外部接口SCSI是采用100芯SCSI接口与外部8通道RS-232 DB25接口引脚连接，所述数字信号微处理器DSP通过控制总线、数据总线、地址总线与SDRAM内存、可编程逻辑器件FPGA、通用异步接收/发送装置UART连接，通过I²C总线与可读写串行EEPROM存储器连接；所述数字信号微处理器DSP的引脚AD31～AD0与PCI接口引脚B20～A58连接，所述可编程逻辑器件FPGA通过引脚107与数字信号微处理器DSP建立外部中断联系。

2.根据权利要求1所述的多通道异型雷达数据实时解析集中收发卡，其特征在于，所述数字信号微处理器DSP采用的是DSP TMS320C6205作为主芯片，所述可编程逻辑器件FPGA采用的是XILING XC2S150E芯片，所述通用异步接收/发送装置UART采用两片TL16C554APN芯片，所述SDRAM内存采用的是MT48LC4M32B2芯片。

3.根据权利要求1所述多通道异型雷达数据实时解析集中收发卡的通信方法，其特征在于，其可编程逻辑器件FPGA的逻辑功能控制主要包括以下几个功能模块：1)8通道雷达数字信号输入、输出控制模块；2)8通道同步数据输入串并转换、同步数据输出并串转换模块；3)数据接收、发送16字节深先入先出异步缓存模块FIFO16；4)8通道接口状态控制模块；5)同步、异步信号接收、发送控制模块；6)同步数据接收内、外时钟控制模块；7)同步数据发送时钟输出波特率控制模块；8)多中断源接收控制输出模块。

4.根据权利要求1所述多通道异型雷达数据实时解析集中收发卡的通信方法，其特征在于，其DSP程序主要功能包括PCI信息数据交换、获取所有中断标志信息、8通道收发两级数据缓存的读写管理、8通道控制参数设置、多类型雷达数据的收发协议解析，实现功能模块的步骤包括Main()函数模块功能的步骤是：4.1)系统环境初始化；4.2)PCI设备信息的EEPROM编程(初次生产时用)；4.3)FPGA加载；4.4)变量初始化、中断初始化、启动1ms定时器；4.5)获取PCI卡号；4.6)系统中断处理、启动1ms定时器、全局中断开；4.7)循环处理相关事务；4.8)对同步数据接收要分别将8通道底层接收原始缓存的数据按设定协议解析到另一高级数据缓存待120ms PCI中断发给PC；4.9)对同步数据发送要分别将8通道从PCI 120ms中断获取的高级缓存数据按指定的协议转换到底层发数缓存待转发输出；若是异步数据收发不需进行转换；4.10)调120ms事务处理模块。

5.根据权利要求4所述多通道异型雷达数据实时解析集中收发卡的通信方法，其特征在于，所述120ms事务处理模块即PCI_Timer120ms()函数功能实现步骤是：5.1)PCI_Timer120ms开始；5.2)判断120ms是否到，如果回答否，进入5.9)结束返回；如果回答是，进入下一步骤；5.3)清120ms PCI中断；5.4)各通道使能检测，参数设置；5.5)对DSP和PC驱动共同操作的二级发数乒乓缓存进行地址空间切换，清相应的控制寄存器；5.6)进行地址空间切换之前，将接收的不完整包数据转移到一二级收数缓存，置相应的控制寄存器；5.7)判断PC驱动允许、PCI中断否，如果回答是，进入下一步，如果回答否，进入结束返回；5.8)120ms PCI中断；5.9)结束返回。

6.根据权利要求4所述多通道异型雷达数据实时解析集中收发卡的通信方法，其特征在于，所述外部多中断源信息处理即ExtIntIsr()中断处理函数功能模块实现步骤如下：6.1)读取中断源信息，包括异步收发中断，同步收发中断；6.2)异步数据接收启动，直接从外部多串行接口芯片FIFO读数写入到DSP第一级数据缓；6.3)异步数据发数启动，接从DSP第一级数据缓读数写入到外部多串行接口芯片FIFO；6.4)同步数据接收启动，从FPGA FIFO读数写入到DSP第一级数据缓存；6.5)同步数据发数启动，从DSP第一级数据缓存读数写入到FPGAFIFO；6.6)判断中断事务处理完毕，如果是，结束返回，如果否，返回6.1)继续执行。

7.根据权利要求1所述的多通道异型雷达数据实时解析集中收发卡的通信方法，其特征在于，FPGA文件加载传输协议和PCI设备信息EEPROM编程的实现。