JPH05314062A - 計算装置における使用のための集積ディジタル装置 - Google Patents
計算装置における使用のための集積ディジタル装置Info
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- JPH05314062A JPH05314062A JP3217317A JP21731791A JPH05314062A JP H05314062 A JPH05314062 A JP H05314062A JP 3217317 A JP3217317 A JP 3217317A JP 21731791 A JP21731791 A JP 21731791A JP H05314062 A JPH05314062 A JP H05314062A
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- JP
- Japan
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- bus
- integrated digital
- accommodating
- digital device
- buses
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Communication Control (AREA)
- Image Processing (AREA)
- Power Sources (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】複数個の周辺バスを収容するために単一基板上
に集積回路として構成されるディジタル処理装置を提供
する。 【構成】単一基板１２上に位置される装置１０はコンピ
ュータ処理装置１４、Ｓ−バスに対する接続１６および
Ｓ−バスインターフェイス回路２０ならびにバスマスタ
支持回路２２を含む支持周辺装置１８を含む。Ｍ−バス
に対する接続２４はダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）制御装置２８およびシャドーランダムア
クセスメモリ（ＲＡＭ）、制御装置３０を含むＭ−バス
支持周辺装置２６がそれに関連づけられる。Ｘ−バス支
持周辺装置３４はＸ−バス接続３２と相関であり、Ｘ−
バスインターフェイス３６を含む。
に集積回路として構成されるディジタル処理装置を提供
する。 【構成】単一基板１２上に位置される装置１０はコンピ
ュータ処理装置１４、Ｓ−バスに対する接続１６および
Ｓ−バスインターフェイス回路２０ならびにバスマスタ
支持回路２２を含む支持周辺装置１８を含む。Ｍ−バス
に対する接続２４はダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）制御装置２８およびシャドーランダムア
クセスメモリ（ＲＡＭ）、制御装置３０を含むＭ−バス
支持周辺装置２６がそれに関連づけられる。Ｘ−バス支
持周辺装置３４はＸ−バス接続３２と相関であり、Ｘ−
バスインターフェイス３６を含む。
Description
【０００１】
【発明の背景】この発明は処理情報のための装置に向け
られる。より特定的には、この発明は好ましくは単一基
板上に位置する集積ディジタル処理装置に向けられる。
装置は複数個の外部データバスを支持するために単一基
板に搭載された適切な処理装置および周辺装置を含む。
複数個の外部データバスおよび支持周辺装置は互いに交
信しかつ単一内部データバスによって搭載（すなわち、
単一基板に搭載された）コンピュータ処理装置と交信す
る。
られる。より特定的には、この発明は好ましくは単一基
板上に位置する集積ディジタル処理装置に向けられる。
装置は複数個の外部データバスを支持するために単一基
板に搭載された適切な処理装置および周辺装置を含む。
複数個の外部データバスおよび支持周辺装置は互いに交
信しかつ単一内部データバスによって搭載（すなわち、
単一基板に搭載された）コンピュータ処理装置と交信す
る。
【０００２】この発明はその好ましい実施例において、
３−バスＡＴ型アーキテクチャ計算システムを支持する
ように構成された単一、統一された論理素子を提供する
ように設計される。この発明は集積回路と相関のより少
ない電力、より速い速度、および減少された面積（すな
わち、占有された減少されたボードスペース）の利点を
与えるが、一方で周辺装置、主システムメモリ（ダイナ
ミックＲＡＭ（ＤＲＡＭ）のような）、リードオンリメ
モリ（ＲＯＭ）、キーボード制御装置、および数字コプ
ロセッサ（ｃｏ−ｐｒｏｃｅｓｓｏｒｓ）との作動的な
接続における外部データバスの直接接続を提供する。
３−バスＡＴ型アーキテクチャ計算システムを支持する
ように構成された単一、統一された論理素子を提供する
ように設計される。この発明は集積回路と相関のより少
ない電力、より速い速度、および減少された面積（すな
わち、占有された減少されたボードスペース）の利点を
与えるが、一方で周辺装置、主システムメモリ（ダイナ
ミックＲＡＭ（ＤＲＡＭ）のような）、リードオンリメ
モリ（ＲＯＭ）、キーボード制御装置、および数字コプ
ロセッサ（ｃｏ−ｐｒｏｃｅｓｓｏｒｓ）との作動的な
接続における外部データバスの直接接続を提供する。
【０００３】
【発明の要約】この発明は計算装置における使用のため
の集積ディジタル処理装置に関する。装置はプログラム
に従う処理機能に影響を与えるための中央プロセッサ、
複数個のバスを介する周辺装置の直接作動的接続を収容
するための複数個のバス−収容装置、中央処理装置およ
び複数個のバス−収容装置の中での装置の内部の交信を
収容するための内部バス、ならびに内部バスの利用を制
御するための内部バス制御を含む。
の集積ディジタル処理装置に関する。装置はプログラム
に従う処理機能に影響を与えるための中央プロセッサ、
複数個のバスを介する周辺装置の直接作動的接続を収容
するための複数個のバス−収容装置、中央処理装置およ
び複数個のバス−収容装置の中での装置の内部の交信を
収容するための内部バス、ならびに内部バスの利用を制
御するための内部バス制御を含む。
【０００４】この発明は、好ましくは、単一基板上に集
積ディジタル回路として構成される。
積ディジタル回路として構成される。
【０００５】したがって、この発明の目的は複数個の周
辺バスを収容するために単一基板上に集積回路として構
成されるディジタル処理装置を提供することである。
辺バスを収容するために単一基板上に集積回路として構
成されるディジタル処理装置を提供することである。
【０００６】この発明のさらなる目的は、周辺支持装置
およびコンピュータ処理装置の中での内部交信のための
単一内部バスを有する集積ディジタル処理装置を提供す
ることである。
およびコンピュータ処理装置の中での内部交信のための
単一内部バスを有する集積ディジタル処理装置を提供す
ることである。
【０００７】この発明のさらなる目的は類似の機能を満
たすように代替的に設計されたものより少ない電力要
求、より速い動作速度、および減少された面積要求を有
する集積ディジタル処理装置を提供することである。
たすように代替的に設計されたものより少ない電力要
求、より速い動作速度、および減少された面積要求を有
する集積ディジタル処理装置を提供することである。
【０００８】この発明のさらなる目的および特徴はこの
発明の好ましい実施例を図示する添付の図面と関連して
考慮されると、以下の明細書および特許請求の範囲から
より明らかになるであろう。
発明の好ましい実施例を図示する添付の図面と関連して
考慮されると、以下の明細書および特許請求の範囲から
より明らかになるであろう。
【０００９】
【詳細な説明】図１はこの発明の好ましい実施例のシス
テムレベル概略図である。図１において、装置１０は単
一基板１２上に位置されるものとして図示される。装置
１０はコンピュータ処理装置１４、Ｓ−バスに対する接
続１６（示されず）およびＳ−バスインターフェイス回
路２０ならびにバスマスタ支持回路２２を含む支持周辺
装置１８を含む。Ｓ−バス支持周辺装置１８は好ましく
は効果的な作動的接続に必要とされるいかなる付加的周
辺装置をも有さずに装置１０へのＳ−バスの直接接続を
収容するように構成される。
テムレベル概略図である。図１において、装置１０は単
一基板１２上に位置されるものとして図示される。装置
１０はコンピュータ処理装置１４、Ｓ−バスに対する接
続１６（示されず）およびＳ−バスインターフェイス回
路２０ならびにバスマスタ支持回路２２を含む支持周辺
装置１８を含む。Ｓ−バス支持周辺装置１８は好ましく
は効果的な作動的接続に必要とされるいかなる付加的周
辺装置をも有さずに装置１０へのＳ−バスの直接接続を
収容するように構成される。
【００１０】同様に、Ｍ−バスに対する接続２４（示さ
れず）はダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）制御装置２８およびシャドーランダムアクセスメモ
リ（ＲＡＭ）制御装置３０を含むＭ−バス支持周辺装置
２６がそれに関連づけられる。好ましくは、Ｍ−バス支
持周辺装置２６は効果的な作動的接続に必要とされるい
かなる付加的支持周辺装置をも有さずにＭ−バス接続２
４へのＭ−バスの直接接続を許容にするように構成され
る。
れず）はダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）制御装置２８およびシャドーランダムアクセスメモ
リ（ＲＡＭ）制御装置３０を含むＭ−バス支持周辺装置
２６がそれに関連づけられる。好ましくは、Ｍ−バス支
持周辺装置２６は効果的な作動的接続に必要とされるい
かなる付加的支持周辺装置をも有さずにＭ−バス接続２
４へのＭ−バスの直接接続を許容にするように構成され
る。
【００１１】Ｘ−バスとの接続３２（示されず）もまた
装置１０に準備される。Ｘ−バス支持周辺装置３４はＸ
−バス接続３２と相関であり、それはＸ−バスインター
フェイス３６を含む。Ｘ−バス支持周辺装置３４は効果
的な作動的接続に必要とされるいかなる付加的周辺装置
をも有さずにＸ−バス接続３２へのＸ−バスの直接接続
を許容するように好ましく構成される。
装置１０に準備される。Ｘ−バス支持周辺装置３４はＸ
−バス接続３２と相関であり、それはＸ−バスインター
フェイス３６を含む。Ｘ−バス支持周辺装置３４は効果
的な作動的接続に必要とされるいかなる付加的周辺装置
をも有さずにＸ−バス接続３２へのＸ−バスの直接接続
を許容するように好ましく構成される。
【００１２】この発明の好ましい実施例が用いられると
予想される環境、すなわち、ＡＴ構成された計算システ
ムにおいて、Ｓ−バスは工業標準信号発生器、タイミン
グ装置および他の拡張カードならびにサブシステムが接
続されるシステム拡張バスとしての使用の目的に意図さ
れる。同様に、そのような好ましいＡＴシステム構成に
おいて、Ｍ−バスは直接ＤＲＡＭインターフェイスへの
伝達のために使用され、一方でＸ−バスはリードオンリ
メモリ（ＲＯＭ）、キーボード制御装置、数字コプロセ
ッサなどのような装置との接続を行うように拡張バスと
して用いられる。
予想される環境、すなわち、ＡＴ構成された計算システ
ムにおいて、Ｓ−バスは工業標準信号発生器、タイミン
グ装置および他の拡張カードならびにサブシステムが接
続されるシステム拡張バスとしての使用の目的に意図さ
れる。同様に、そのような好ましいＡＴシステム構成に
おいて、Ｍ−バスは直接ＤＲＡＭインターフェイスへの
伝達のために使用され、一方でＸ−バスはリードオンリ
メモリ（ＲＯＭ）、キーボード制御装置、数字コプロセ
ッサなどのような装置との接続を行うように拡張バスと
して用いられる。
【００１３】装置１０は例として、直接メモリアクセス
（ＤＭＡ）装置４０、割込装置４２、カウンタ／タイマ
装置４４および実時間時計ならびにスタティックＲＡＭ
装置４６を含む複数個のコア周辺装置３８をさらに含
む。様々なコア周辺装置３８はそれらの意図された機能
を達成するために入力−出力ピンに作動的に接続され
る。こうして、ＤＭＡ装置４０はデータ要求信号（ＤＲ
ＥＱ）を受信しかつデータ応答信号（ＤＡＣＫ）を伝送
するために入力−出力ピン４８に作動的に接続され、割
込装置４２は割込信号（Ｉｎｔ）を受信するために入力
−出力ピン５０に作動的に接続され、カウンタ／タイマ
装置４４はシステムスピーカ（Ｓｐｋｒ）との作動的接
続を与えるために入力−出力ピン５２に作動的に接続さ
れ、かつ実時間時計およびスタティックＲＡＭ装置４６
はＶＢａｔｔのような電源から電力を受けとるために入
力−出力ピン５４に作動的に接続される。
（ＤＭＡ）装置４０、割込装置４２、カウンタ／タイマ
装置４４および実時間時計ならびにスタティックＲＡＭ
装置４６を含む複数個のコア周辺装置３８をさらに含
む。様々なコア周辺装置３８はそれらの意図された機能
を達成するために入力−出力ピンに作動的に接続され
る。こうして、ＤＭＡ装置４０はデータ要求信号（ＤＲ
ＥＱ）を受信しかつデータ応答信号（ＤＡＣＫ）を伝送
するために入力−出力ピン４８に作動的に接続され、割
込装置４２は割込信号（Ｉｎｔ）を受信するために入力
−出力ピン５０に作動的に接続され、カウンタ／タイマ
装置４４はシステムスピーカ（Ｓｐｋｒ）との作動的接
続を与えるために入力−出力ピン５２に作動的に接続さ
れ、かつ実時間時計およびスタティックＲＡＭ装置４６
はＶＢａｔｔのような電源から電力を受けとるために入
力−出力ピン５４に作動的に接続される。
【００１４】ＲＯＭおよびキーボード制御装置は装置１
０Ｘ−バス接続３２に接続可能であるが、図１に図示さ
れる装置１０の好ましい実施例はまた入力−出力ピン５
８を介するＲＯＭインターフェイス５６への直接ＲＯＭ
接続を準備する。同様に、キーボードインターフェイス
６０もまた入力−出力ピン６２を介する装置１０へのア
クセスを準備する。
０Ｘ−バス接続３２に接続可能であるが、図１に図示さ
れる装置１０の好ましい実施例はまた入力−出力ピン５
８を介するＲＯＭインターフェイス５６への直接ＲＯＭ
接続を準備する。同様に、キーボードインターフェイス
６０もまた入力−出力ピン６２を介する装置１０へのア
クセスを準備する。
【００１５】付加的支持周辺装置６４はまた図１のシス
テムレベル図において図示され、それはコプロセッサイ
ンターフェイス６６、リセット回路６８、電力制御回路
７０およびクロックマルチプレクサならびに分周器装置
７２を含む。入力−出力ピンが様々な付加的支持周辺装
置６４へのアクセスに対して準備され、コプロセッサイ
ンターフェイス６６が入力−出力ピン７４に接続され、
リセット回路６８が入力−出力ピン７６に接続され、か
つクロックマルチプレクサ分周器装置７２が複数個の入
力−出力ピン７８に接続される。
テムレベル図において図示され、それはコプロセッサイ
ンターフェイス６６、リセット回路６８、電力制御回路
７０およびクロックマルチプレクサならびに分周器装置
７２を含む。入力−出力ピンが様々な付加的支持周辺装
置６４へのアクセスに対して準備され、コプロセッサイ
ンターフェイス６６が入力−出力ピン７４に接続され、
リセット回路６８が入力−出力ピン７６に接続され、か
つクロックマルチプレクサ分周器装置７２が複数個の入
力−出力ピン７８に接続される。
【００１６】内部バス８０は装置１０の様々な構成要素
の中での交信を行なうように設けられ、それはＳ−バス
支持周辺装置１８、Ｍ−バス支持周辺装置２６、Ｘ−バ
ス支持周辺装置３４、コア周辺装置３８、およびコンピ
ュータ処理装置１４を含む。コンピュータ処理装置（Ｃ
ＰＵ）１４はメモリ管理装置（ＭＭＵ）８２およびその
相関のアドレスラッチ８４ならびにデータバッファ８６
を介して内部バス８０に作動的に接続される。
の中での交信を行なうように設けられ、それはＳ−バス
支持周辺装置１８、Ｍ−バス支持周辺装置２６、Ｘ−バ
ス支持周辺装置３４、コア周辺装置３８、およびコンピ
ュータ処理装置１４を含む。コンピュータ処理装置（Ｃ
ＰＵ）１４はメモリ管理装置（ＭＭＵ）８２およびその
相関のアドレスラッチ８４ならびにデータバッファ８６
を介して内部バス８０に作動的に接続される。
【００１７】コンピュータ処理装置１４はＣＰＵ制御装
置８８に応答し、そのＣＰＵ制御装置８８はバス制御装
置９０と密接な交信関係の状態にある。バス制御装置９
０は内部バス８０に作動的に接続されかつＤＲＡＭ制御
装置２８を介してのダイナミックＲＡＭ（ＤＲＡＭ）の
ような装置１０の特定された構成要素を定期的にリフレ
ッシュするためにカウンタ／タイマ４４に応答するリフ
レッシュ発生器９２を含む。
置８８に応答し、そのＣＰＵ制御装置８８はバス制御装
置９０と密接な交信関係の状態にある。バス制御装置９
０は内部バス８０に作動的に接続されかつＤＲＡＭ制御
装置２８を介してのダイナミックＲＡＭ（ＤＲＡＭ）の
ような装置１０の特定された構成要素を定期的にリフレ
ッシュするためにカウンタ／タイマ４４に応答するリフ
レッシュ発生器９２を含む。
【００１８】内部支持周辺装置９４は内部バス８０とバ
ス制御回路９０との中間に位置づけられ、それはマスク
不可能な割込（ＮＭＩ）制御ポート９６、入力−出力デ
コード回路９８、および構成可能レジスタ１００を含
む。
ス制御回路９０との中間に位置づけられ、それはマスク
不可能な割込（ＮＭＩ）制御ポート９６、入力−出力デ
コード回路９８、および構成可能レジスタ１００を含
む。
【００１９】こうして、装置１０はＳ−バス支持周辺装
置１８、Ｍ−バス支持周辺装置２６、およびＸ−バス支
持周辺装置３４と同様にＲＯＭインターフェイス５６な
らびにキーボードインターフェイス６０のような適切な
バス収容手段を提供し、いかなる付加的支持周辺装置も
必要とされることなくデータバスを介する装置１０への
周辺装置の直接接続を支持する。装置１０内の効果的か
つ効率的な内部交信は内部バス８０によって与えられ、
そこへのアクセスはコンピュータ処理装置１４が内部バ
ス８０を介して幾つかの支持外部バスのいずれかへと情
報を与えまたはそこから情報を受けとるようにバス制御
回路９０によって制御される。さらに、情報は、すべて
が内部バス８０を介して、プログラム駆動コンピュータ
処理装置１４によって指令されるように、バス制御回路
９０に従って様々な外部バスの間で交換され得る。
置１８、Ｍ−バス支持周辺装置２６、およびＸ−バス支
持周辺装置３４と同様にＲＯＭインターフェイス５６な
らびにキーボードインターフェイス６０のような適切な
バス収容手段を提供し、いかなる付加的支持周辺装置も
必要とされることなくデータバスを介する装置１０への
周辺装置の直接接続を支持する。装置１０内の効果的か
つ効率的な内部交信は内部バス８０によって与えられ、
そこへのアクセスはコンピュータ処理装置１４が内部バ
ス８０を介して幾つかの支持外部バスのいずれかへと情
報を与えまたはそこから情報を受けとるようにバス制御
回路９０によって制御される。さらに、情報は、すべて
が内部バス８０を介して、プログラム駆動コンピュータ
処理装置１４によって指令されるように、バス制御回路
９０に従って様々な外部バスの間で交換され得る。
【００２０】その好ましい実施例において、装置１０は
集積ディジタル回路として単一基板１２上で構成され、
それによってその物理的な実施例においてより速い動作
速度、より少ない電力消費、および「面積（ｒｅａｌ
ｅｓｔａｔｅ）」の減少された占有を与える。
集積ディジタル回路として単一基板１２上で構成され、
それによってその物理的な実施例においてより速い動作
速度、より少ない電力消費、および「面積（ｒｅａｌ
ｅｓｔａｔｅ）」の減少された占有を与える。
【００２１】与えられた詳細な図面および特定的な例は
この発明の好ましい実施例を説明するが、それらは説明
の目的のためだけのものであり、この発明の装置は開示
された正確な詳細および条件に制限されずかつ前掲の特
許請求の範囲によって規定されるこの発明の真意から逸
脱することなしにその中において様々な変更がなされ得
るということが理解されるであろう。
この発明の好ましい実施例を説明するが、それらは説明
の目的のためだけのものであり、この発明の装置は開示
された正確な詳細および条件に制限されずかつ前掲の特
許請求の範囲によって規定されるこの発明の真意から逸
脱することなしにその中において様々な変更がなされ得
るということが理解されるであろう。
【図１】この発明の好ましい実施例のシステムレベル概
略図である。
略図である。
１０ 装置 １２ 単一基盤 １４ コンピュータ処理装置 １８ Ｓ−バス周辺装置 ２６ Ｍ−バス周辺装置 ３４ Ｘ−バス周辺装置 ５６ ＲＯＭインターフェイス ６０ キーボードインターフェイス ８０ 内部バス ８２ メモリ管理装置 ８８ ＣＰＵ制御装置
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年８月３０日
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
フロントページの続き (72)発明者 ジェイムズ・マクドナルド アメリカ合衆国、78748 テキサス州、オ ースティン、ボールドリッジ、407 (72)発明者 ゴビンダ・カマス アメリカ合衆国、78739 テキサス州、オ ースティン、レイノサ・ドライブ、3907
Claims (4)
- 【請求項１】 計算装置における使用のための集積ディ
ジタル装置であって、 プログラムに従う処理機能を行なうための中央処理手段
と、 複数個のバスを介する周辺装置の直接作動的接続を収容
するための複数個のバス収容手段と、 前記中央処理手段および前記複数個のバス収容手段の間
での装置の内部の交信を収容するための手段と、 前記内部バス手段の利用を制御するための内部バス制御
手段とを含む、集積ディジタル装置。 - 【請求項２】 前記複数個のバス収容手段の各々がそれ
ぞれの予め選択されたバス型に適合され、前記複数個の
バス収容手段の各々のそれぞれはそのそれぞれの予め選
択されたバス型の動作を制御するための適切なそれぞれ
のバス制御手段を含む、請求項１に記載の計算装置にお
ける使用のための集積ディジタル装置。 - 【請求項３】 前記複数個のバス収容手段が３つのバス
収容手段でありかつ前記複数個のバスが３つのバスであ
る、請求項２に記載の計算装置における使用のための集
積ディジタル装置。 - 【請求項４】 前記３つのバスはカード拡張バス、メモ
リバス、および搭載拡張バスを含む、請求項３に記載の
計算装置における使用のための集積ディジタル装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US57601290A | 1990-08-31 | 1990-08-31 | |
| US576012 | 1990-08-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05314062A true JPH05314062A (ja) | 1993-11-26 |
Family
ID=24302623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3217317A Pending JPH05314062A (ja) | 1990-08-31 | 1991-08-28 | 計算装置における使用のための集積ディジタル装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5369777A (ja) |
| EP (1) | EP0473276B1 (ja) |
| JP (1) | JPH05314062A (ja) |
| AT (1) | ATE146614T1 (ja) |
| DE (1) | DE69123665T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5542055A (en) * | 1993-05-28 | 1996-07-30 | International Business Machines Corp. | System for counting the number of peripheral buses in each hierarch connected to primary bus for creating map of peripheral buses to locate peripheral devices |
| US5566325A (en) * | 1994-06-30 | 1996-10-15 | Digital Equipment Corporation | Method and apparatus for adaptive memory access |
| US6122747A (en) * | 1997-09-05 | 2000-09-19 | First Pass Inc. | Intelligent subsystem interface for modular hardware system |
| US6014729A (en) * | 1997-09-29 | 2000-01-11 | Firstpass, Inc. | Shared memory arbitration apparatus and method |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3680054A (en) * | 1970-07-06 | 1972-07-25 | Ibm | Input/output channel |
| US3996564A (en) * | 1974-06-26 | 1976-12-07 | International Business Machines Corporation | Input/output port control |
| US4053950A (en) * | 1976-04-30 | 1977-10-11 | International Business Machines Corporation | Residual status reporting during chained cycle steal input/output operations |
| US4349870A (en) * | 1979-09-05 | 1982-09-14 | Motorola, Inc. | Microcomputer with programmable multi-function port |
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