JPH05181695A

JPH05181695A - エミュレータ

Info

Publication number: JPH05181695A
Application number: JP4018529A
Authority: JP
Inventors: Yasuyo Ishikawa; 泰代石川; Kazuhiko Honma; 和彦本間; Norimasa Yasui; 徳政安井; Hideya Fujita; 秀哉藤田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-01-07
Filing date: 1992-01-07
Publication date: 1993-07-23
Also published as: KR930016848A

Abstract

(57)【要約】【目的】エミュレーション機能を実現する回路を小型
化し、使い勝手が良好で、エミュレーション用マイクロ
コンピュータをターゲットマイクロコンピュータ搭載ソ
ケットの直近に配置して信頼性の高いエミュレーション
を保証することである。【構成】エミュレーション用マイクロコンピュータを
含むエミュレーションポッド３をＩＣカード化してその
小型化を図る。そのＩＣカード基板には、第１端子群と
第２端子群を設け、第１端子群に結合されるべき評価対
象システムを代行制御するためのエミュレーション用マ
イクロコンピュータと、このマイクロコンピュータによ
る代行制御時には前記第１端子群とインタフェースされ
て動作され、代行制御の非実行時には前記第２端子群を
介して外部からアクセス可能にされる評価支援手段とを
内蔵する。２はエミュレータステーション、４はターゲ
ットシステムである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータ応
用システム開発支援装置としてのエミュレータに関し、
特にエミュレーション機能の全部又は一部を所謂ＩＣカ
ードを利用して実現する技術に関するものである。

【０００２】

【従来の技術】マイクロコンピュータシステムの開発に
おいて、そのシステムデバッグやシステム評価を行うた
めにエミュレータを利用することができる。このエミュ
レータは例えば、エミュレータ本体と、これに結合され
たエミュレーションポッドとに分割して構成することが
できる。エミュレーションポッドはインタフェースケー
ブルを介して、開発中のマイクロコンピュータシステム
（ターゲットシステム）に接続され、そのターゲットシ
ステムに含まれるマイクロコンピュータ（ターゲットマ
イクロコンピュータ）の機能を代行する一方でデバッガ
としての機能を持ち、詳細なシステムデバッグを支援す
る。エミュレーションポッドにはターゲットシステムの
代行制御を行うためのエミュレーション用マイクロコン
ピュータ、トレース回路、ブレーク制御回路などを搭載
することができ、エミュレーション用マイクロコンピュ
ータがターゲットシステムのために開発され若しくは開
発途上のターゲットプログラムを実行してターゲットシ
ステムを代行制御する。このときターゲットシステムと
エミュレーション用マイクロコンピュータとは、ターゲ
ットシステムのターゲットマイクロコンピュータ搭載ソ
ケットに結合されたインタフェースケーブルを介して各
種情報をやりとりする。したがって、エミュレーション
用マイクロコンピュータによる代行制御状態をターゲッ
トシステムの実動作状態若しくはターゲットマイクロコ
ンピュータの実制御状態に極力近ずけるには、インタフ
ェースケーブルによる信号遅延などを少なくすることが
有効である。そのために、当該インタフェースケーブル
を短くして、エミュレーションポッドをターゲットマイ
クロコンピュータ搭載ソケットの近傍に配置してエミュ
レーションを行うことが必要とされる。なお、エミュレ
ータについて記載された文献の例としては、昭和６３年
１０月１日に日立マイクロコンピュータエンジニアリン
グ株式会社より発行された「日立マイコン技報（第２
巻、第２号）」がある。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
エミュレーションポッドにおいては、比較的大きな配線
基板上にエミュレーション用マイクロコンピュータを中
心にトレース回路やブレークポイント制御回路などの回
路部品が搭載されている。したがって、その配線基板の
サイズは比較的大きくされている。エミュレータ本体か
らエミュレーションポッドを切離してエミュレーション
用マイクロコンピュータをターゲットシステムに近ずけ
る考慮はなされているものの、現実には単体の（１枚
の）回路ボードだけをターゲットシステムとしてエミュ
レーションが行われるとは限らない。すなわち、当該回
路ボードを機器（開発されるべき製品）に組込んだ状態
でエミュレーションを行ったりする場合がある。この様
な場合、エミュレーションポッドの配置場所が確保でき
なかったり、エミュレーションポッドが不安定な状態で
配置されたりする。そのため、ターゲットマイクロコン
ピュータ搭載用ソケットの近傍にエミュレーションポッ
ドの配置場所を確保できない場合には、インタフェース
ケーブルが延長される。その結果、インタフェースケー
ブル内の配線に寄生するインダクタンス成分や抵抗成分
によって信号遅延が生じ、ターゲットシステムの実動作
とは異なる状態でエミュレーションが行われることにな
り、システム評価の信頼性を低下させてしまう。

【０００４】本発明の目的はエミュレーションポッドの
ようなエミュレーション機能を実現する回路を小型化す
ることである。本発明の別の目的は、エミュレーション
に際して使い勝手の良好なエミュレータを提供すること
にある。本発明の更に別の目的は、評価対象システムの
構成に左右されずにどの様な環境でも、エミュレーショ
ン用マイクロコンピュータをターゲットマイクロコンピ
ュータ搭載ソケットの直近に配置して信頼性の高いエミ
ュレーションを保証することができるエミュレータを提
供することである。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】すなわち、エミュレーション機能を実現す
るための回路を所謂ＩＣカード基板上に搭載してＩＣカ
ード化し、そのサイズの小型化が図られる。上記ＩＣカ
ード基板は、評価対象システムに結合されるべき第１端
子群と、第２端子群と、評価対象システムを代行制御す
るためのマイクロコンピュータと、前記マイクロコンピ
ュータによる代行制御の実行時には前記第１端子群とイ
ンタフェースされて動作され、かつ代行制御の非実行時
あるいは実行時に前記第２端子群を介して外部からアク
セス可能にされる評価支援手段とを含む。

【０００８】前記評価支援手段は、前記第２端子群を介
して条件設定され、前記代行制御途上において前記第１
端子群を介して入出力される情報が前記設定条件に一致
した場合に前記マイクロコンピュータによる代行制御動
作を停止させるためのブレーク制御手段、前記マイクロ
コンピュータによる代行制御途上において前記第１端子
群を介して入出力される所定の情報を蓄積可能であっ
て、前記代行制御動作の停止時には蓄積した情報を第２
端子群を介して外部からアクセス可能にされるトレース
手段、及び評価対象システムのために貸出し可能にされ
る記憶手段などを含ませられる。

【０００９】一枚のＩＣカード基板には、物理的な大き
さに制約があるので、１枚のＩＣカード基板上に搭載可
能な評価支援手段の規模には制限がある。したがって、
１枚のＩＣカード基板上に搭載することができない他の
評価支援手段が有る場合、それを必要に応じて増設可能
にするのが良い。その為、評価用のマイクロコンピュー
タを含む前記ＩＣカード基板に、さらに第３端子群が設
けられる。その第３端子群に外部から接続される回路は
当該ＩＣカード基板に内蔵される評価支援手段に並列的
に接続可能にされる。すなわち、第３端子群には、着脱
自在に結合可能な第４端子群を有すると共に当該第４端
子群に結合する増設用の他の評価支援手段を内蔵した増
設用ＩＣカード基板が結合される。

【００１０】物理的な大きさに制約があるＩＣカード基
板の第１及び第２外部端子群の数には制約がある。すな
わち、例えば、８ビットのエミュレーション用マイクロ
コンピュータを内蔵する場合には第１及び第２端子群だ
けで所要の信号入出力機能を満足することができる場合
において、１６ビットのエミュレーション用マイクロコ
ンピュータを内蔵しようとすると、アドレスやデータ並
びに各種制御信号の入出力機能を充足できない場合があ
る。したがって、１６ビットのエミュレーション用マイ
クロコンピュータを内蔵させる場合、不足する外部端子
を補う必要がある。このような不足端子数を補う場合に
も相互に信号伝達を可能にした複数個のＩＣカード基板
を採用することができる。すなわち、夫々第１端子群と
第２端子群を設けた主ＩＣカード基板と副ＩＣカード基
板とを夫々の第５端子群を介して相互に重ね合せて結合
し、前記双方のＩＣカード基板の第１端子群に結合され
るべき評価対象システムを代行制御するためのマイクロ
コンピュータを何れか一方のＩＣカード基板に含み、前
記マイクロコンピュータによる代行制御の実行時には前
記第１端子群とインタフェースされて動作され、代行制
御の非実行時には前記第２端子群を介して外部からアク
セス可能にされる評価支援手段手段を前記何れか一方又
は双方のＩＣカード基板に内蔵して構成する。

【００１１】上記第１端子群は、直接、又はその第１端
子群に着脱自在な第１コネクタを一端部に有するインタ
フェースケーブルを介して、評価対象システムのターゲ
ットマイクロコンピュータ搭載用ソケットに結合され
る。上記第２端子群は、直接、又は、その第２端子群に
着脱自在な第２コネクタを一端部に有するインタフェー
スケーブルを介してエミュレータ本体若しくはシステム
開発装置のような評価制御装置に接続される。このと
き、コネクタがＩＣカード基板から容易に脱落しないよ
うにするには、前記コネクタを解離可能に係止するため
の係止部をＩＣカード基板に形成しておくとよい。

【００１２】

【作用】上記した手段によれば、単数若しくは重ね合せ
で接続されたＩＣカードによって、エミュレーションポ
ッドなどのエミュレーション機能の一部又は全部が実現
される。このことは、エミュレーションポッドの小型化
を実現し、エミュレーションに際して使い勝手を向上さ
せ、評価対象システムの構成に左右されずにどのような
環境でも、エミュレーション用マイクロコンピュータを
ターゲットマイクロコンピュータ搭載ソケットの直近に
配置して信頼性の高いエミュレーションを保証する。

【００１３】

【実施例】図１は本発明の一実施例に係るエミュレータ
を適用したシステムの全体を示している。同図におい
て、１はホストシステム、２はエミュレータステーショ
ン、３はＩＣカード化されたエミュレーションポッド
（以下単にＩＣカードエミュレーションポッドとも記
す）、４はターゲットシステムをそれぞれ示す。本実施
例に従えば、前記エミュレータステーション２及びＩＣ
カードエミュレーションポッド２によってエミュレータ
５が構成される。前記ターゲットシステム４はエミュレ
ータ５による評価対象マイクロコンピュータシステムと
される。ＩＣカードエミュレーションポッド３は第１イ
ンタフェースケーブル６を介してターゲットシステム４
のターゲットマイクロコンピュータ搭載領域にソケット
９を介して結合されると共に、第２インタフェースケー
ブル７を介してエミュレータステーション２に結合（イ
ンタフェース）される。

【００１４】図２は本発明の他の実施例に係るエミュレ
ータを適用したシステムの全体を示している。同図にお
いてＩＣカードエミュレーションポッド３はエミュレー
タステーション２に設けられたＩＣカードスロット８に
装着され、第１インタフェースケーブル６を介してター
ゲットシステム４にインタフェースされる。その他の構
成は図１に示されたシステムと同様である。

【００１５】図３はＩＣカードエミュレーションポッド
３の全体的な一例ブロック図を示している。同図におい
て、３０はターゲットシステム側インタフェース回路
（ＴＩＦＣ）、３１はエミュレータ側インタフェース回
路（ＥＩＦＣ）を示している。外部との関係ではターゲ
ットシステム側インタフェース回路３０は第１端子群Ｐ
１を介して前記第１インタフェースケーブル６に接続さ
れ、エミュレータ側インタフェース回路３１は第２端子
群Ｐ２を介して前記第２インタフェースケーブル７又は
ＩＣカードスロット８に結合される。ＩＣカードエミュ
レーションポッド３の内部においてターゲットシステム
側インタフェース回路３０はエミュレーションバス３２
に接続され、エミュレータ側インタフェース回路３１は
コントロールバス３３に接続される。エミュレーション
ポッド３は、評価対象システムとしてのターゲットシス
テム４を代行制御するためのマイクロコンピュータ（以
下単にエミュレーション用マイクロコンピュータ又はＥ
ＭＣＵとも記す）３４と、前記エミュレーション用マイ
クロコンピュータ３４による代行制御の実行時には前記
第１端子群Ｐ１を介してターゲットシステム４とインタ
フェースされて動作され、代行制御の非実行時あるいは
実行時には前記第２端子群Ｐ２を介してエミュレータス
テーション２側からアクセス可能にされる評価支援手段
とを内蔵して構成される。

【００１６】図３に従えば前記評価支援手段は、特に制
限されないが、ワークメモリ（ＷＭＥＭ）３７、トレー
ス回路（ＴＲＡＣＥ）３５、ブレーク制御回路（ＢＲＥ
ＡＫ）３６、エミュレーションメモリ（ＥＭＥＭ）３
８、データ転送制御回路（ＤＴＣ）３９、エミュレーシ
ョンコントロールプログラム回路（ＥＣＰＣ）４０を含
んで構成される。前記エミュレーション用マイクロコン
ピュータ３４は、ターゲットシステム４のために開発さ
れ若しくは開発途上のターゲットプログラムを実行して
ターゲットシステム４を代行制御する。斯る代行制御途
上においてターゲットシステム４との間でやりとりされ
るアドレス並びにデータなどの各種バス情報や制御信号
などはエミュレーションバス３２にも与えられる。この
ようにして与えられた情報は、例えばエミュレーション
用マイクロコンピュータ３４のバスサイクルに従ってト
レース回路３５に順次蓄えられる。ブレーク制御回路３
６はそのエミュレーションバス３２上の情報を監視し
て、予め設定されている状態に達したときにエミュレー
ション動作を停止させる。エミュレーション動作中にお
いてターゲットシステム４に未だ用意されていないメモ
リを補うための記憶領域や、ターゲットプログラムの格
納領域として前記エミュレーションメモリ３８が利用さ
れる。ブレーク制御回路３６に対するブレーク条件の設
定や、トレース回路３５に対するトレース開始アドレス
の設定などの各種条件設定や初期設定はコントロールバ
ス３３を介してエミュレータステーション２がホスト装
置１からの指示にしたがって行う。トレース回路３５に
トレースされた情報は、ブレーク後にエミュレータステ
ーション２側に読出されて、ターゲットプログラムのデ
バッグやターゲットシステムの評価に供される。前記ワ
ークメモリ３７はエミュレータステーション２側からの
各種条件設定などの制御動作時における作業領域若しく
はブレーク時におけるエミュレーション用マイクロコン
ピュータ３４の状態保存領域などとして利用可能にされ
る。前記データ転送制御回路３９は、トレースされた情
報やターゲットプログラムのダウンロードなどをエミュ
レータステーション２との間でダイレクトメモリアクセ
ス制御によって行うための制御回路である。エミュレー
ションコントロールプログラム回路４０は、エミュレー
ションの全体的な制御を行うための動作プログラムが格
納され、ブレークに呼応してその動作プログラムをエミ
ュレーション用マクロコンピュータ３４が実行すること
により、例えばブレーク時におけるエミュレーション用
マイクロコンピュータの状態保存を行ったりする回路で
ある。

【００１７】図３においてターゲットシステム４とイン
タフェースされる第１端子群Ｐ１は、アドレス信号（Ａ
ＤＲＳ１）、データ（ＤＡＴＡ１）、リード・ライト信
号（Ｒ／Ｗ１）、Ｉ／Ｏポート信号（Ｉ／Ｏ）、その他
制御信号（ＣＯＮＴ１）の入出力に割りあてられる。一
方エミュレータステーション２とインタフェースされる
第２端子群Ｐ２は、アドレス信号（ＡＤＲＳ２）、デー
タ（ＤＡＴＡ２）、リード・ライト信号（Ｒ／Ｗ２）、
ブレーク要求信号（ＢＲＫ）、ブレーク応答信号（ＢＡ
ＣＫ）、その他制御信号（ＣＯＮＴ２）の入出力に割当
てられる。エミュレータステーション２側からエミュレ
ーション動作を強制的にブレークさせるときはそのブレ
ーク要求信号ＢＲＫがイネーブルレベルされて、ＩＣカ
ードエミュレーションポッド３に供給される。前記ブレ
ーク応答信号ＢＡＣＫはエミュレーション用マイクロコ
ンピュータ３４によって出力される信号であり、前記ブ
レーク制御回路３６がエミュレーション動作をブレーク
したとき、それに応答してエミュレーション用マイクロ
コンピュータ３４がイネーブルレベルのブレーク応答信
号ＢＡＣＫを出力する。

【００１８】図４はＩＣカードエミュレーションポッド
３が適用されるＩＣカードの大きさの一例を示してい
る。このＩＣカードは、例えば、ＩＣメモリカード（Ｐ
Ｃ）ガイドラインＶｅｒ４（１９９０年６月に社団法人
「日本電子振興協会パーソナルコンピュータ業務委員
会」発行）の電気的並びに物理的な仕様に準じたもので
あり、その縦が８５．６±０．２ｍｍ、その横が５４．
０±０．１ｍｍ、その厚さが３３±０．１ｍｍの外形を
有する。第１及び第２端子群Ｐ１，Ｐ２は夫々２段の６
８ピンコネクタとして構成される。この様にＩＣカード
エミュレーションポッド３に使用されるＩＣカードをＩ
ＣメモリカードガイドラインＶｅｒ４に準拠させること
により、ＩＣカードの部品が低コストで入手できるの
で、ＩＣカードエミュレーションポッド３のコストが低
減される。

【００１９】図５は、図４で説明した仕様に準ずる１枚
のＩＣカード３Ａで構成された前記ＩＣカードエミュレ
ーションポッド３の一部切欠図を示している。ＩＣカー
ド３Ａは、所望の配線（図示せず）が形成されたＩＣカ
ード基板４３に、図３で説明された前記エミュレーショ
ン用マイクロコンピュータ３４などが搭載されている。
エミュレーション用マイクロコンピュータ３４は１チッ
プの半導体集積回路とされる。ＬＳＩ１は図３で説明さ
れたインタフェース回路３０を構成するための半導体集
積回路、ＬＳＩ２は図３で説明されたインタフェース回
路３１を構成するための半導体集積回路、ＬＳＩ３は前
記トレース回路３５などの評価支援手段などを構成する
半導体集積回路である。図において、夫々の半導体集積
回路はそのリード端子が側方に突出した状態のパッケー
ジを配線基板上に実装した場合に関し図示されている。
しかし、さらに、実装面積の縮小を考慮する場合には、
各半導体集積回路はプラスチック・リード・チップ・キ
ャリア（ＰＬＣＣ）などの表面実装用にパッケージされ
た集積回路を配線基板に実装する形式、又は、半導体基
板に直接金属バンプ電極を形成したものを直接配線基板
に実装する形式を採用することができる。

【００２０】図４で説明した仕様に準ずる１枚のＩＣカ
ード３Ａで構成したＩＣカードエミュレーションポッド
３において、第１端子群Ｐ１と第２端子群Ｐ２は夫々６
４端子とされる。この端子数の制約の下において構成さ
れる図５のＩＣカードエミュレーションポッド３は、特
に制限されないが、８ビットマイクロコンピュータ用と
される。すなわち、この例に従えば、前記エミュレーシ
ョン用マイクロコンピュータ３４は８ビットマイクロコ
ンピュータに対応される評価用のマイクロコンピュータ
とされる。このとき、ターゲットシステムとインタフェ
ースされる第１端子群Ｐ１は、アドレス信号に１６個の
端子、データに８個の端子、制御信号に３９個の端子が
割当てられる。制御信号に割当てられる３９個の端子の
内訳は、特に制限されないが、３個のバス制御用端子
（リード・ライト信号、ウェイト信号、アドレスストロ
ーブ信号）、５個の割込み端子（リセット信号、マスク
不可能な割込み信号、マスク可能な３種類の割込み信
号）、６個の電源端子、２個の動作モード制御端子、１
個のＣＰＵ制御端子（スタンバイ制御信号）、１９個の
Ｉ／Ｏポート端子、３個のクロック端子とされる。

【００２１】図６にはＩＣカードエミュレーションポッ
ド３と前記インタフェースケーブル６，７との関係が示
されている。同図に従えば、第１インタフェースケーブ
ル６は第１端子群Ｐ１に着脱自在な第１コネクタ６１を
一端部に有し、第１コネクタ６１の左右には可撓性の係
合突起６２が設けられる。前記ＩＣカード基板４３に
は、前記第１コネクタ６の係合突起６２を係止する凹部
４１が両側に形成されている。同様に第２インタフェー
スケーブル７は第２端子群Ｐ２に着脱自在な第２コネク
タ７１を一端部に有し、第２コネクタ７１の左右には可
撓性の係合突起７２が設けられる。前記ＩＣカード基板
４３には、前記第２コネクタ７の係合突起７２を係止す
る凹部４２が両側に形成されている。

【００２２】図７には前記双方のコネクタ６１，７１を
ＩＣカードエミュレーションポッド３に接続した状態が
示される。このとき係合突起６２，７２はＩＣカードエ
ミュレーションポッド３の凹部４１，４２に嵌合するこ
とにより、コネクタ６１，７１が容易にＩＣカードエミ
ュレーションポッド３から抜けることが未然に防止され
る。

【００２３】図８には評価支援手段を増設するための増
設用ＩＣカードを用いる実施例が示される。同図におい
て３Ｂは前記ＩＣカード３Ａに第３端子群Ｐ３を設けて
構成されたＩＣカードである。その第３端子群Ｐ３は、
これに外部から接続される回路を当該ＩＣカード３Ｂに
内蔵される評価支援手段に並列的に接続可能にするもの
である。図８において３Ｃは増設用ＩＣカードである。
この増設用ＩＣカード３Ｃは、前記第３端子群Ｐ３に着
脱自在に結合可能な第４端子群Ｐ４を有すると共に、当
該第４端子群Ｐ４に内部で接続する増設用の他の評価支
援手段構成用の半導体集積回路ＬＳＩ４を内蔵する。

【００２４】図９には図８の構成に対応されるブロック
図が示される。同図においてＩＣカード３Ｂには評価支
援手段としてトレース回路３５が代表的に示されてい
る。第３端子群Ｐ３と第４端子群Ｐ４とを結合した状態
において半導体集積回路ＬＳＩ４で構成された増設用評
価支援手段４５は、エミュレーションバス３２とコント
ロールバス３３の双方に結合され、トレース回路３５で
代表される半導体集積回路ＬＳＩ３で構成された評価支
援手段に並列的に接続される。増設用評価支援手段４５
としては、特に制限されないが、増設用のエミュレーシ
ョンメモリ、また、エミュレーションメモリのアドレス
配置を制御するようなマッピング制御回路をその一例と
して挙げることができる。したがって、物理的な大きさ
に制約がある一つのＩＣカードに搭載することができな
い他の評価支援手段を必要に応じて増設することによ
り、ＩＣカードエミュレーションポッドの機能向上を容
易に図ることができる。また、図３に示される全ての評
価支援手段３５乃至４０を図４で説明したような規格の
１枚のＩＣカードに全て搭載できない場合、或はユーザ
の必要性若しくはターゲットシステムに応じたエミュレ
ーション内容に応じて、増設用ＩＣカードの種類を選択
することにより、ＩＣカードエミュレーションポッドの
機能を自由に決定することも可能になる。

【００２５】図１０には１枚のＩＣカードでは不足する
所要の端子数を補うために２枚のＩＣカードを採用して
単一のＩＣカードエミュレーションポッド３を構成する
実施例が示される。同図において３Ｄは主ＩＣカード、
３Ｅは副ＩＣカードである。主ＩＣカード３Ｄはターゲ
ットシステムとインタフェースされる第１端子群ＰＭ
１、エミュレータステーションとインタフェースされる
第２端子群ＰＭ２、副ＩＣカードと信号をやり取するた
めの第５端子群ＰＭ５を有する。同様に前記副ＩＣカー
ド３Ｅはターゲットシステムとインタフェースされる第
１端子群ＰＳ１、エミュレータステーションとインタフ
ェースされる第２端子群ＰＳ２、主ＩＣカード３Ｄの第
５端子群ＰＭ５と着脱可能に結合されて信号をやり取す
るための第５端子群ＰＳ５を有する。相互に第５端子群
ＰＭ５，ＰＳ５を介して主ＩＣカード３Ｄと副ＩＣカー
ド３Ｅとを結合することにより、双方のＩＣカードは重
なり合って一体とされる。前記エミュレーション用マイ
クロコンピュータ３４は主ＩＣカード３Ｄに搭載され
る。本実施例に従えば、エミュレーション用マイクロコ
ンピュータ３４は１６ビットマイクロコンピュータとさ
れる。したがって、８ビットのエミュレーション用マイ
クロコンピュータに比べてデータ及びアドレスなどをや
り取するための端子が余計に必要になり、不足分を副Ｉ
Ｃカード３Ｅの端子群ＰＳ１，ＰＳ２で補う。図１０に
おいて、ＬＳＩ５は図３で説明したインタフェース回路
３０を構成するための半導体集積回路、ＬＳＩ６は図３
で説明したインタフェース回路３１を構成するための半
導体集積回路、ＬＳＩ７は前記トレース回路３５などの
一部の評価支援手段を主ＩＣカード３Ｄ上で構成するた
めの半導体集積回路、ＬＳＩ８その他の評価支援手段を
副ＩＣカード３Ｅ上で構成するための半導体集積回路で
ある。

【００２６】図１１には前記図１０の構成に対応される
ブロック図が示される。同図において主ＩＣカード３Ｄ
には評価支援手段としてトレース回路３５が代表的に示
されている。第５端子群ＰＭ５とＰＳ５とを結合した状
態において、半導体集積回路ＬＳＩ８で構成された評価
支援手段４６は副ＩＣカード３Ｅ側のエミュレーション
バス３２Ｓ及びコントロールバス３３Ｓを介して主ＩＣ
カード３Ｄ側のエミュレーションバス３２及びコントロ
ールバス３３に結合され、前記副ＩＣカード３Ｅの評価
支援手段４６と、トレース回路３５で代表される主ＩＣ
カード３Ｅ側の評価支援手段とは相互に並列的に接続さ
れる。このとき、夫々のＩＣカード３Ｄ，３Ｅにおける
第１端子群ＰＭ１とＰＳ１は双方のエミュレーションバ
ス３２，３２Ｓに必要な信号配線のための端子数を相互
に補い合って確保する。同様に夫々のＩＣカード３Ｄ，
３Ｅにおける第２端子群ＰＭ２とＰＳ２も双方のコント
ロールバス３３，３３Ｓに必要な信号配線のための端子
数を相互に補い合って確保する。

【００２７】図１２には前記主ＩＣカード３Ｄと副ＩＣ
カード３Ｅによっと構成されるＩＣカードエミュレーシ
ョンポッド３をインタフェースケーブルに結合した状態
の一例が示される。この状態を図７と比較するとＩＣカ
ードエミュレーションポッド３の厚さがわずかに相違さ
れるだけであり、エミュレーションポッド３それ自体の
小型化を維持しながら、１６ビットのエミュレーション
用マイクロコンピュータを採用する場合に１枚のＩＣカ
ードでは不足する所要の端子数を補って所要のエミュレ
ーション機能を実現することができる。なお、３２ビッ
トのエミュレーション用マイクロコンピュータに対応さ
せるときに２枚のＩＣカードでも所要の端子数が不足す
る場合には上記同様に相互間での信号のやりとりを可能
にして３枚以上のＩＣカードを組み合せて単一のＩＣカ
ードエミュレーションポッドを構成することもできる。

【００２８】図１３には図１及び図２のホストシステ
ム、エミュレータステーション及びＩＣカードエミュレ
ーションポッド３の詳細システムブロック図が示され
る。同図に示される制御ブロック１００は、図１及び図
２におけるホストシステム１とエミュレータステーショ
ン２とされる。

【００２９】前記制御ブロック１００は、特に制限され
ないが、ホストプロセッサ（ＨＭＣＵ）１０１、ホスト
プロセッサ１０１の動作プログラムやデータを保持する
リード・オンリ・メモリ（以下単にＲＯＭとも記す）１
０２、ホストプロセッサ１０１の作業領域若しくはデー
タの一時記憶領域などとして利用されるランダム・アク
セス・メモリ（以下単にＲＡＭとも記す）１０３、及び
入出力回路（Ｉ／Ｏ）１０４がシステムバス１０５に共
通接続されて構成される。前記入出力回路１０４にはフ
ロッピディスク装置（ＦＤＤ）１０６、コンソール装置
（ＣＲＴ）１０７、プリンタ装置（ＰＲＴ）１０８が接
続されている。

【００３０】この実施例においてＩＣカードエミュレー
ションポッド３００は、エミュレーション用マイクロコ
ンピュータ（ＥＭＣＵ）３０１、トレース回路（ＴＡＣ
Ｅ）３０２、ブレーク制御回路（ＢＲＥＡＫ）３０３、
ＲＡＭ３０４，３０５、ＲＯＭ３０６、セレクタ（ＳＥ
Ｌ１〜ＳＥＬ３）３０７〜３０９、モード設定回路３１
０、ユーザーバス３１１、エミュレーションバス３１
２、及びコントロールバス３１３を、ＩＣカード基板に
搭載して構成される。ＩＣカード基板には前記ユーザバ
ス３１１に結合される第１端子群Ｐ１と、前記コントロ
ールバス３１３に結合される第２端子群Ｐ２を有し、第
１端子群Ｐ１はターゲットシステム４にインタフェース
され、第２端子群Ｐ２は前記制御ブロック１００のシス
テムバス１０５にインタフェースされる。前記セレクタ
３０７は、コントロールバス３１３又はエミュレーショ
ンバス３１２を選択的に前記ＲＡＭ３０４に接続制御す
る。前記セレクタ３０８は、コントロールバス３１３又
はエミュレーションバス３１２を選択的に前記トレース
回路３０２及びブレーク制御回路３０３に接続制御す
る。前記セレクタ３０９は、ユーザバス３１１又はエミ
ュレーションバス３１２を選択的に前記ＲＯＭ３０６及
びＲＡＭ３０５に接続制御する。前記エミュレーション
用マイクロコンピュータ３０１は、ホストシステム又は
ホストプロセッサ１０１の管理の下で制御され、ターゲ
ットシステム４のために開発されもしくは開発途上のタ
ーゲットプログラムを実行してターゲットシステム４を
代行制御する。前記トレース制御回路３０２とブレーク
制御回路３０３は、セレクタ３０８を介してホストプロ
セッサ１０１又はエミュレーション用マイクロコンピュ
ータ３０１によってアクセス可能にされる。同様にＲＡ
Ｍ３０４はセレクタ３０７を介してホストプロセッサ１
０１又はエミュレーション用マイクロコンピュータ３０
１によってアクセス制御される。

【００３１】図１３に示されるシステムにおいて、例え
ばホストシステムのコンソール１０８からブレークコマ
ンドとブレークアドレスが入力されると、ホストプロセ
ッサ１０１は、入力されたブレークコマンドをＲＡＭ３
０４に書き込み、ブレークアドレスをブレーク制御回路
３０３内の図示しないレジスタに書き込む。ブレーク制
御回路３０３は、アドレス比較回路（図示せず）を有し
ており、上記レジスタに設定されたブレークアドレスと
エミュレーション用マイクロコンピュータ３０１がター
ゲットシステム４に供給するアドレス信号とを比較す
る。即ちブレーク条件が成立したか否かを判定する。ブ
レーク条件成立前において、エミュレーション用マイク
ロコンピュータ３０１から出力されるブレーク応答信号
ＢＡＣＫはディスイネーブルレベルにされており、これ
を受ける前記セレクタ３０９はエミュレーションバス３
１２をユーザバス３１１に接続している。この状態で前
記エミュレーション用マイクロコンピュータ３０１はタ
ーゲットプログラムを実行しながらターゲットシステム
４を代行制御する。ブレークアドレスとエミュレーショ
ン用マイクロコンピュータ３０１の実行アドレスが一致
すると、ブレーク制御回路３０３は、ブレーク信号ＢＡ
Ｋをイネーブルレベルに変化させる。これにより、エミ
ュレーション用マイクロコンピュータ３０１は、それを
トリガ信号ＴＲＧとして受け付けて所定のタイミングを
以てターゲットプログラムの実行を停止（ブレーク）す
る。これと共に、ブレーク応答信号ＢＡＣＫをイネーブ
ルレベルにする。イネーブルレベルのブレーク応答信号
ＢＡＣＫが入力されるセレクタ３０９はエミュレーショ
ンバス３１２をユーザーバス３１１から切り離すと共に
ＲＯＭ３０６及びＲＡＭ３０５に接続する。上記ブレー
クされたときのエミュレーション用マクロコンピュータ
３０１のプログラムカウンタやコンディションコードレ
ジスタ等の内容はＲＡＭ３０５に退避される。その後、
エミュレーション用マクロコンピュータは、ＲＯＭ３０
６内のプログラムに従って、ＲＡＭ３０４が保持するコ
マンドを解析して、前記ＲＡＭ３０５に書き込まれたプ
ログラムカウンタやコンディションコードレジスタ等の
内容を読み出してＲＡＭ３０４に転送する。ＲＡＭ３０
４に書き込まれた上記情報は、ホストプロセッサ１０１
がＲＯＭ１０２の動作プログラムに従って読み出し、入
出力回路１０４を通してコンソール１０７に表示され
る。また、ブレークされるまでにトレース回路３０２に
蓄積された情報も同様にホストプロセッサ１０１がＲＯ
Ｍ１０２の動作プログラムに従って読み出し、入出力回
路１０４を通してコンソール１０７に表示させることが
できる。前記ブレーク応答信号ＢＡＣＫは、エミュレー
ション用マクロコンピュータ３０１がＲＯＭ３０６に書
き込まれているリターン命令を実行することによりディ
スイネーブルレベルに戻される。尚、前記モード設定回
路３１０は、エミュレーション用マクロコンピュータ３
０１の動作モード信号を発生する。この動作信号により
エミュレーション用マクロコンピュータ３０１は、これ
がサポートしている任意の動作モードで動作することが
できる。尚、ＩＣカードエミュレーションポッド３００
は、図９又は図１１のＩＣカードエミュレーションポッ
ドに変更されても良い。

【００３２】この様に、エミュレーションポッドをＩＣ
カード化することにより、ＩＣカード型エミュレーショ
ンポッドをターゲットプロセッサ毎に作ることによっ
て、ＩＣカード型エミュレーションポッドを交換するだ
け各種ターゲットプロセッサに対応するエミュレータが
構成可能である。さらに、各種ターゲットプロセッサに
対応するＩＣカードエミュレータポッドを開発すれば、
各種ターゲットプロセッサに対応するエミュレータが構
成できるので、エミュレータ開発期間が短くなる。

【００３３】上記実施例によれば以下の作用効果を得る
ものである。

【００３４】（１）エミュレーション用マクロコンピュ
ータを含むエミュレーションポッドを、ターゲットシス
テム側並びにエミュレータ側双方とのインターフェース
用端子群を有するＩＣカード基板を用いて構成すること
により、そのサイズの小型化を図ることができる。

【００３５】（２）エミュレータ機能の一部または全て
を含むＩＣカード化されたエミュレーションポッドが小
型であるから、エミュレーションに際して使い勝手を向
上させることができる。更に、評価対象システムの構成
に左右されずにのどのような環境でも、エミュレーショ
ン用マイクロコンピュータをターゲットマイクロコンピ
ュータ搭載ソケットの直近に配置することができるの
で、エミュレーションポッドとターゲットマイクロコン
ピュータソケットとの間のインタフェースケーブルを短
かくできる。したがって、インタフェースケーブルに寄
生するインダクタンス成分や抵抗成分による信号遅延を
小さくできるので、信頼性の高いエミュレーションを保
証することができる。さらに、図２に示されるようにエ
ミュレータステーション２とエミュレーションポッド３
とをインタフェースケーブル無しで接続することも可能
になる。

【００３６】（３）ＩＣメモリカードガイドラインＶｅ
ｒ４などで規定される電気的並びに物理的な仕様に準じ
てＩＣカードエミュレーションポッド３を構成すること
により、その部品コストが低減される。

【００３７】（４）ＩＣカードエミュレーションポッド
３の端子群に結合されるコネクタ６１，７１でＩＣカー
ド基板を機械的に係止させることにより、コネクタが容
易にＩＣカードエミュレーションポッド３から抜けるこ
とを未然に防止することができる。

【００３８】（５）増設用ＩＣカード３Ｃを採用するこ
とにより、物理的な大きさに制約がある一つのＩＣカー
ドに搭載することができない他の評価支援手段を必要に
応じて増設することができるようになり、ＩＣカードエ
ミュレーションポッドの機能向上を容易化する。さら
に、増設用ＩＣカードの種類を選択することにより、Ｉ
Ｃカードエミュレーションポッドの機能を自由に決定す
ることも可能になる。

【００３９】（６）１枚のＩＣカードでは不足する所要
の端子数を補うために、相互間で信号のやりとりを可能
にした２枚のＩＣカードによって、単一のＩＣカードエ
ミュレーションポッド３が構成される。それにより、エ
ミュレーションポッド３それ自体の小型化を維持しなが
ら、例えば、１６ビットのエミュレーション用マイクロ
コンピュータを採用する場合に１枚のＩＣカードでは不
足する所要の端子数を補って所要のエミュレーション機
能を実現することができる。

【００４０】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４１】例えば、上記実施例ではエミュレータ機能
の一部を実現するエミュレーションポッド部分をＩＣカ
ード化したものについて説明したが、ＩＣカードの枚数
を増やし且つ半導体集積回路の高集積化などによってエ
ミュレータ機能の全部をＩＣカード化して実現すること
も可能である。また、ＩＣカードで実現したエミュレー
ションポッドのターゲットシステムインタフェース用端
子群に一端を結合するコネクタの他端を、ターゲットマ
イクロコンピュータ搭載用ソケットに直結することもで
きる。この場合にはターゲットシステム側にインタフェ
ースケーブルが不要になるので、さらに一層エミュレー
ションを高速化することができるとともにリアルタイム
トレースも可能になる。この場合、ターゲット用マイク
ロコンピュータ搭載用ソケットに、ＩＣカード型エミュ
レータポッドの端子群を結合させるためのピン変換用ア
ダプタが挿入されることによって実現可能である。また
ブレーク制御回路などの評価支援手段をエミュレーショ
ン用マイクロコンピュータチップに内蔵させ、あるいは
複数個の評価支援手段を１チップ化して、１枚のＩＣカ
ードへ実装可能な回路を増大させることができる。ま
た、ＩＣカード型エミュレータ若しくはエミュレーショ
ンポッドには公知の電波障害対策を施すことができる。
尚、本明細書においてマイクロコンピュータとは中央処
理装置を含むデータ処理用ＬＳＩとして広く把握するも
のとする。従って本明細書においてマイクロコンピュー
タはディジタル信号処理プロセッサーをも概念的に包含
するものとされる。

【００４２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４３】すなわち、エミュレーション用マクロコン
ピュータを含んでエミュレーション機能の全部又は一部
を実現する回路をＩＣカード化することにより、その小
型化を図ることができるという効果がある。更にこれに
より、エミュレーションに際して使い勝手を向上させる
ことができ、更に、評価対象システムの構成に左右され
ずにのどのような環境でも、エミュレーション用マイク
ロコンピュータをターゲットマイクロコンピュータ搭載
ソケットの直近に配置して信頼性の高いエミュレーショ
ンを保証することができる。

【００４４】増設用ＩＣカードを採用することにより、
物理的な大きさに制約がある一つのＩＣカードに搭載す
ることができない他の評価支援手段を必要に応じて増設
することができるようになり、ＩＣカード化されたエミ
ュレーション機能実現手段の機能を容易に向上させるこ
とができる。

【００４５】１枚のＩＣカードでは不足する所要の端子
数を補うために相互間での信号のやりとりを可能にした
複数枚のＩＣカードで単一のＩＣカード化されたエミュ
レーション機能を実現することにより、それ自体の小型
化を維持しながら、例えば１６ビットのエミュレーショ
ン用マイクロコンピュータを採用する場合に１枚のＩＣ
カードでは不足する所要の端子数を補って所要のエミュ
レーション機能を実現することができる。

【００４６】そして、エミュレーション機能実現するＩ
Ｃカードの端子群に結合されるコネクタでＩＣカード基
板を機械的に係止させることにより、コネクタが容易に
そのＩＣカードから抜けることを未然に防止することが
できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るエミュレータを適用し
たシステム全体の一例説明図である。

【図２】本発明の他の実施例に係るエミュレータを適用
したシステム全体の一例説明図である。

【図３】ＩＣカードエミュレーションポッドの全体的な
一例ブロック図である。

【図４】ＩＣカードエミュレーションポッドが適用され
るＩＣカードの大きさの一例説明図である。

【図５】図４で説明した仕様に準じて１枚のＩＣカード
で構成した一部切欠したＩＣカードエミュレーションポ
ッドの斜視図である。

【図６】ＩＣカードエミュレーションポッドとインタフ
ェースケーブルとの関係を示す一例斜視図である。

【図７】図６に対して双方のコネクタをＩＣカードエミ
ュレーションポッドに接続した状態を示す斜視図であ
る。

【図８】評価支援手段を増設するための増設用ＩＣカー
ドを用いるさらに別の実施例説明図である。

【図９】図８の構成に対応されるブロック図である。

【図１０】１枚のＩＣカードでは不足する所要の端子数
を補うために２枚のＩＣカードを採用して単一のＩＣカ
ードエミュレーションポッドを構成するさらに別の実施
例説明図である。

【図１１】図１０の構成に対応されるブロック図であ
る。

【図１２】図１０における主ＩＣカードと副ＩＣカード
とによっと構成されるＩＣカードエミュレーションポッ
ドをインタフェースケーブルに結合した状態の一例斜視
図である。

【図１３】ＩＣカードエミュレーションポッドのその他
の実施例ブロック図である。

【符号の説明】

１ホストシステム２エミュレータステーション３ＩＣカードエミュレーションポッド３ＡＩＣカード３ＢＩＣカード３ＣＩＣカード３Ｄ主ＩＣカード３Ｅ副ＩＣカード４ターゲットシステム５エミュレータ６第１インタフェースケーブル７第２インタフェースケーブル８ＩＣカードスロット９ターゲットマイクロコンピュータ搭載領域結合用ソ
ケットＰ１第１端子群Ｐ２第２端子群Ｐ３第３端子群Ｐ４第４端子群ＰＭ１、ＰＳ１第１端子群ＰＭ２、ＰＳ２第２端子群ＰＭ５、ＰＳ５第５端子群Ｐ５第５端子群３０ターゲットシステム側インタフェース回路３１エミュレータ側インタフェース回路３２エミュレーションバス３３コントロールバス３４エミュレーション用マクロコンピュータ３５トレース回路３６ブレーク制御回路３７ワークメモリ３８エミュレーションメモリ３９データ転送制御回路４０エミュレーションコントロールプログラム回路ＢＲＫブレーク要求信号ＢＡＣＫブレーク応答信号４１凹部４２凹部４３ＩＣカード基板４５（ＬＳＩ４）増設用評価支援手段４６（ＬＳＩ８）評価支援手段６１第１コネクタ６２係合突起７１第２コネクタ７２係合突起１００制御ブロック１０１ホストプロセッサ１０２ＲＯＭ１０３ＲＡＭ１０４入出力回路１０５システムバス１０６フロッピディスク装置１０７コンソール装置１０８プリンタ装置３００ＩＣカードエミュレーションポッド３０１エミュレーション用マクロコンピュータ３０２トレース回路３０３ブレーク制御回路３０４ＲＡＭ３０５ＲＡＭ３０６ＲＯＭ３０７セレクタ３０８セレクタ３０９セレクタ３１０モード設定回路３１１ユーザバス３１２エミュレーションバス３１３コントロールバス

───────────────────────────────────────────────────── フロントページの続き (72)発明者藤田秀哉東京都小平市上水本町５丁目20番１号株式会社日立製作所武蔵工場内

Claims

【特許請求の範囲】

【請求項１】第１端子群と第２端子群を有するＩＣカ
ード基板と、前記ＩＣカード基板上に搭載され、前記第１端子群に結
合されるべき評価対象システムを代行制御するためのマ
イクロコンピュータと、前記ＩＣカード基板上に搭載され、前記マイクロコンピ
ュータによる代行制御の実行時に前記第１端子群とイン
タフェースされて動作され、代行制御の非実行時あるい
は実行時に前記第２端子群を介して外部からアクセス可
能にされる評価支援手段と、を含むことを特徴とするエミュレータ。
【請求項２】前記ＩＣカード基板は更に第３端子群を
有し、この第３端子群は、そのＩＣカード基板に内蔵さ
れる前記評価支援手段に、当該第３端子群に接続される
回路を並列的に接続可能にするものである請求項１記載
のエミュレータ。
【請求項３】前記第３端子群に着脱自在に結合可能な
第４端子群を有すると共に、当該第４端子群に結合する
増設用の他の評価支援手段を内蔵して成る増設用ＩＣカ
ードを更に設けた請求項２記載のエミュレータ。
【請求項４】夫々第１端子群と第２端子群を設けた主
ＩＣカード基板と副ＩＣカード基板とを夫々の第５端子
群を介して相互に重ね合せて結合し、前記双方のＩＣカ
ード基板の第１端子群に結合されるべき評価対象システ
ムを代行制御するためのマイクロコンピュータを何れか
一方のＩＣカード基板に含み、前記マイクロコンピュー
タによる代行制御の実行時には前記第１端子群とインタ
フェースされて動作され、代行制御の非実行時には前記
第２端子群を介して外部からアクセス可能にされる評価
支援手段手段を前記何れか一方又は双方のＩＣカード基
板に内蔵するして成るものであることを特徴とするエミ
ュレータ。
【請求項５】前記評価支援手段は、前記第２端子群を
介して条件設定されると共に、前記代行制御途上におい
て前記第１端子群を介して入出力される情報が前記設定
条件に一致する場合に前記マイクロコンピュータによる
代行制御動作を停止可能なブレーク制御手段と、前記マ
イクロコンピュータによる代行制御途上において前記第
１端子群を介して入出力される所定の情報を蓄積可能で
あって、前記代行制御動作の停止時には蓄積した情報を
第２端子群を介して外部からアクセス可能にされるトレ
ース手段との中から選ばれた単数若しくは複数の手段を
含むものである請求項１乃至４の何れか１項記載のエミ
ュレータ。
【請求項６】前記第１端子群に着脱自在な第１コネク
タを一端部に有するインタフェースケーブルを更に有
し、前記ＩＣカード基板は、前記第１コネクタを解離可
能に係止するための係止部を有するものである請求項１
乃至５の何れか１項記載のエミュレータ。
【請求項７】前記第２端子群に着脱自在な第２コネク
タを一端部に有するインタフェースケーブルを更に有
し、前記ＩＣカード基板は、前記第２コネクタを解離可
能に係止するための係止部を有するものである請求項６
記載のエミュレータ。
【請求項８】前記第２端子群に接続可能な評価制御装
置を有して成るものである請求項１乃至７の何れか１項
記載のエミュレータ。