JPH11354643A - プリシリコン評価ツール実装構造 - Google Patents
プリシリコン評価ツール実装構造Info
- Publication number
- JPH11354643A JPH11354643A JP15967798A JP15967798A JPH11354643A JP H11354643 A JPH11354643 A JP H11354643A JP 15967798 A JP15967798 A JP 15967798A JP 15967798 A JP15967798 A JP 15967798A JP H11354643 A JPH11354643 A JP H11354643A
- Authority
- JP
- Japan
- Prior art keywords
- pin
- microcomputer
- socket
- asic
- gate array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 データ交換を行うピンの削除、専用モードの
廃止、および高速化を実現することである。 【解決手段】 外部接続用の第１ピンを周囲に配置した
ＡＳＩＣ内蔵のＦＰＧＡと、接続端子を介して他のＩＣ
と電気的に接続するプリント基板と、この上に載置され
マイコンチップを内蔵しこれと電気的に外部接続する第
２ピンを有するベースマイコンと、この上に載置され上
面にて上記ゲートアレイを収容するとともに第１ピンと
電気的に接続し外部にリードするソケット用ピンを有す
るソケットとを備え、第２ピンがソケット用ピンまたは
接続端子と電気的に接続するものである。
廃止、および高速化を実現することである。 【解決手段】 外部接続用の第１ピンを周囲に配置した
ＡＳＩＣ内蔵のＦＰＧＡと、接続端子を介して他のＩＣ
と電気的に接続するプリント基板と、この上に載置され
マイコンチップを内蔵しこれと電気的に外部接続する第
２ピンを有するベースマイコンと、この上に載置され上
面にて上記ゲートアレイを収容するとともに第１ピンと
電気的に接続し外部にリードするソケット用ピンを有す
るソケットとを備え、第２ピンがソケット用ピンまたは
接続端子と電気的に接続するものである。
Description
【０００１】
【発明の属する技術分野】この発明は、特定用途向回路
を内蔵したマイクロコンピュータを製品が完成する前に
評価するためのプリシリコン評価ツール実装構造に関す
るものである。
を内蔵したマイクロコンピュータを製品が完成する前に
評価するためのプリシリコン評価ツール実装構造に関す
るものである。
【０００２】
【従来の技術】携帯機器の多様化、小型化、低消費電力
化に伴い、特定用途向回路（以下、ＡＳＩＣという）を
内蔵したマイクロコンピュータ（以下、マイコンとい
う）の開発がされている。このＡＳＩＣを内蔵したマイ
コンすなわち、ＡＳＩＣマイコンにおいて、製品が完成
する前（以下、プリシリコンという）としての評価は、
ベースとなるマイコン（以下、ベースマイコンという）
とフィールド・プログラマブル・ゲート・アレイ（以
下、ＦＰＧＡという）などで実現されたＡＳＩＣをプリ
ント基板上で接続し、ＡＳＩＣ回路動作の確認、ＡＳＩ
Ｃマイコンとしての動作確認を実施している。
化に伴い、特定用途向回路（以下、ＡＳＩＣという）を
内蔵したマイクロコンピュータ（以下、マイコンとい
う）の開発がされている。このＡＳＩＣを内蔵したマイ
コンすなわち、ＡＳＩＣマイコンにおいて、製品が完成
する前（以下、プリシリコンという）としての評価は、
ベースとなるマイコン（以下、ベースマイコンという）
とフィールド・プログラマブル・ゲート・アレイ（以
下、ＦＰＧＡという）などで実現されたＡＳＩＣをプリ
ント基板上で接続し、ＡＳＩＣ回路動作の確認、ＡＳＩ
Ｃマイコンとしての動作確認を実施している。
【０００３】図５は、例えば従来のＡＳＩＣマイコンを
プリシリコンで評価するプリシリコン評価ツール実装構
造の一例を示す構成図であり、図において、１はベース
マイコン、２はＡＳＩＣを内蔵したＦＰＧＡ、３はプリ
ント基板、４はプリント基板３上での配線、５はベース
マイコン１のピン、６はＡＳＩＣを内蔵したＦＰＧＡ２
のピンを示している。ベースマイコン１のピン５とＡＳ
ＩＣを内蔵したＦＰＧＡピン６は、プリント基板３上で
の配線４によって電気的に接続されている。
プリシリコンで評価するプリシリコン評価ツール実装構
造の一例を示す構成図であり、図において、１はベース
マイコン、２はＡＳＩＣを内蔵したＦＰＧＡ、３はプリ
ント基板、４はプリント基板３上での配線、５はベース
マイコン１のピン、６はＡＳＩＣを内蔵したＦＰＧＡ２
のピンを示している。ベースマイコン１のピン５とＡＳ
ＩＣを内蔵したＦＰＧＡピン６は、プリント基板３上で
の配線４によって電気的に接続されている。
【０００４】次に動作について説明する。ベースマイコ
ン１から出力され、ＡＳＩＣを内蔵したＦＰＧＡ２へ入
力される信号として、ＡＳＩＣのレジスタへのリード信
号、ライト信号、アドレス信号、データ信号などが挙げ
られる。また、ＡＳＩＣを内蔵したＦＰＧＡ２から出力
されベースマイコン１へ入力される信号としてデータ信
号、割込要求信号などが挙げられる。
ン１から出力され、ＡＳＩＣを内蔵したＦＰＧＡ２へ入
力される信号として、ＡＳＩＣのレジスタへのリード信
号、ライト信号、アドレス信号、データ信号などが挙げ
られる。また、ＡＳＩＣを内蔵したＦＰＧＡ２から出力
されベースマイコン１へ入力される信号としてデータ信
号、割込要求信号などが挙げられる。
【０００５】これらリード、ライト信号などの制御回路
やアドレス信号、データ信号、割込要求信号などはすべ
てプリント基板３上の配線４を経由している。例えば、
ＡＳＩＣのレジスタへデータを書き込む場合、ベースマ
イコン１からアドレス信号、データ信号、ライト信号が
出力され、ベースマイコン１のピン５、プリント基板３
上の配線４、ＡＳＩＣを内蔵したＦＰＧＡ２のピン６を
介してＡＳＩＣを内蔵したＦＰＧＡ２へ入力され、ライ
ト信号が有効なタイミングでデータ信号で示されるデー
タが、アドレス信号によって指定されたレジスタへ書き
込まれる。
やアドレス信号、データ信号、割込要求信号などはすべ
てプリント基板３上の配線４を経由している。例えば、
ＡＳＩＣのレジスタへデータを書き込む場合、ベースマ
イコン１からアドレス信号、データ信号、ライト信号が
出力され、ベースマイコン１のピン５、プリント基板３
上の配線４、ＡＳＩＣを内蔵したＦＰＧＡ２のピン６を
介してＡＳＩＣを内蔵したＦＰＧＡ２へ入力され、ライ
ト信号が有効なタイミングでデータ信号で示されるデー
タが、アドレス信号によって指定されたレジスタへ書き
込まれる。
【０００６】
【発明が解決しようとする課題】従来のプリシリコン評
価ツール実装構造は以上のように構成されているので、
ＡＳＩＣを内蔵したＦＰＧＡ２とベースマイコン１との
通信を行うために、アドレス信号、データ信号などの専
用端子がＡＳＩＣを内蔵したＦＰＧＡ２、ベースマイコ
ン１共に必要である。このため、ＡＳＩＣを内蔵したＦ
ＰＧＡ２、ベースマイコン１共にピン数が増大してしま
う課題があった。
価ツール実装構造は以上のように構成されているので、
ＡＳＩＣを内蔵したＦＰＧＡ２とベースマイコン１との
通信を行うために、アドレス信号、データ信号などの専
用端子がＡＳＩＣを内蔵したＦＰＧＡ２、ベースマイコ
ン１共に必要である。このため、ＡＳＩＣを内蔵したＦ
ＰＧＡ２、ベースマイコン１共にピン数が増大してしま
う課題があった。
【０００７】また、ベースマイコン１とＡＳＩＣを内蔵
したＦＰＧＡ２の二つをプリント基板３上に配置しなけ
ればならないことや、ＡＳＩＣマイコンとベースマイコ
ン１でピン数、ピン配置が異なってしまうため、ＡＳＩ
Ｃマイコンを製品に組み込む場合と異なる評価専用のプ
リント基板３が必要となる課題があった。
したＦＰＧＡ２の二つをプリント基板３上に配置しなけ
ればならないことや、ＡＳＩＣマイコンとベースマイコ
ン１でピン数、ピン配置が異なってしまうため、ＡＳＩ
Ｃマイコンを製品に組み込む場合と異なる評価専用のプ
リント基板３が必要となる課題があった。
【０００８】さらに、ベースマイコン１が専用端子でな
く、モードによって切り替えてピンを使用する場合、Ａ
ＳＩＣを内蔵したＦＰＧＡ２とベースマイコン１との通
信を行うためにベースマイコン１には専用モードが必要
になる上に、通常使用するモード時に実現される機能を
別のゲートアレイなどで実現しなければならないという
課題があった。
く、モードによって切り替えてピンを使用する場合、Ａ
ＳＩＣを内蔵したＦＰＧＡ２とベースマイコン１との通
信を行うためにベースマイコン１には専用モードが必要
になる上に、通常使用するモード時に実現される機能を
別のゲートアレイなどで実現しなければならないという
課題があった。
【０００９】また、プリント基板３上で接続されるた
め、ベースマイコン１、ＡＳＩＣを内蔵したＦＰＧＡ２
のプリント基板上の配置によっては寄生容量が大きくな
ることがあり、動作速度を上げることができないという
課題があった。
め、ベースマイコン１、ＡＳＩＣを内蔵したＦＰＧＡ２
のプリント基板上の配置によっては寄生容量が大きくな
ることがあり、動作速度を上げることができないという
課題があった。
【００１０】この発明は上記のような課題を解決するた
めになされたもので、データ交換を行うピンの削除、専
用モードの廃止、および高速化を実現するプリシリコン
評価ツール実装構造を得ることを目的とする。
めになされたもので、データ交換を行うピンの削除、専
用モードの廃止、および高速化を実現するプリシリコン
評価ツール実装構造を得ることを目的とする。
【００１１】
【課題を解決するための手段】この発明に係るプリシリ
コン評価ツール実装構造は、外部接続用の第１ピンを周
囲に配置したゲートアレイと、接続端子を介して外部素
子と電気的に接続するプリント基板と、このプリント基
板上に載置されマイコンチップを内蔵しこれと電気的に
外部接続する第２ピンを有するベースマイコンと、この
ベースマイコン上に載置され、上面にて上記ゲートアレ
イを収容するとともに第１ピンと電気的に接続し外部に
リードするソケット用ピンを有するソケットとを備えた
ものであり、第２ピンがソケット用ピンまたは接続端子
と電気的に接続可能な構成を有するものである。
コン評価ツール実装構造は、外部接続用の第１ピンを周
囲に配置したゲートアレイと、接続端子を介して外部素
子と電気的に接続するプリント基板と、このプリント基
板上に載置されマイコンチップを内蔵しこれと電気的に
外部接続する第２ピンを有するベースマイコンと、この
ベースマイコン上に載置され、上面にて上記ゲートアレ
イを収容するとともに第１ピンと電気的に接続し外部に
リードするソケット用ピンを有するソケットとを備えた
ものであり、第２ピンがソケット用ピンまたは接続端子
と電気的に接続可能な構成を有するものである。
【００１２】この発明に係るプリシリコン評価ツール実
装構造は、外部接続用の第１ピンを周囲に配置したゲー
トアレイと、接続端子を介して外部素子と電気的に接続
するプリント基板と、このプリント基板上に載置されマ
イコンチップを内蔵しており一端が接続端子と電気的に
接続する第２ピンを有するベースマイコンと、このベー
スマイコン上に載置され、上面にてゲートアレイを収容
するとともに第１ピンと電気的に接続し外部にリードす
るソケット用ピンを有するソケットとを備えたものであ
り、第２ピンの他端がソケット用ピンと電気的に接続し
てなるものである。
装構造は、外部接続用の第１ピンを周囲に配置したゲー
トアレイと、接続端子を介して外部素子と電気的に接続
するプリント基板と、このプリント基板上に載置されマ
イコンチップを内蔵しており一端が接続端子と電気的に
接続する第２ピンを有するベースマイコンと、このベー
スマイコン上に載置され、上面にてゲートアレイを収容
するとともに第１ピンと電気的に接続し外部にリードす
るソケット用ピンを有するソケットとを備えたものであ
り、第２ピンの他端がソケット用ピンと電気的に接続し
てなるものである。
【００１３】この発明に係るプリシリコン評価ツール実
装構造は、ゲートアレイはＡＳＩＣを内蔵したフィール
ド・プログラマブル・ゲート・アレイからなるものであ
る。
装構造は、ゲートアレイはＡＳＩＣを内蔵したフィール
ド・プログラマブル・ゲート・アレイからなるものであ
る。
【００１４】この発明に係るプリシリコン評価ツール実
装構造は、ソケット用ピンのピン配置はゲートアレイの
第１ピン配置に対応して配設されてなるものである。
装構造は、ソケット用ピンのピン配置はゲートアレイの
第１ピン配置に対応して配設されてなるものである。
【００１５】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
プリシリコン評価ツールの実装構造を示す上面図であ
り、図において、１はベースマイコン、２はＡＳＩＣを
内蔵したフィールド・プロクラマブル・ゲートアレイ
（以下、ＦＰＧＡという）（ゲートアレイ）、３はプリ
ント基板、４は配線、５はベースマイコン１のピン（第
１ピン）、７はＡＳＩＣを内蔵したＦＰＧＡ２用のソケ
ット（以下、ソケットという）、８はソケット用ピンで
ある。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
プリシリコン評価ツールの実装構造を示す上面図であ
り、図において、１はベースマイコン、２はＡＳＩＣを
内蔵したフィールド・プロクラマブル・ゲートアレイ
（以下、ＦＰＧＡという）（ゲートアレイ）、３はプリ
ント基板、４は配線、５はベースマイコン１のピン（第
１ピン）、７はＡＳＩＣを内蔵したＦＰＧＡ２用のソケ
ット（以下、ソケットという）、８はソケット用ピンで
ある。
【００１６】ＡＳＩＣを内蔵したＦＰＧＡ２は、ベース
マイコン１の上に配置されたソケット７に差し込まれる
ことにより、ソケット用ピン８を介してベースマイコン
１と電気的に接続される。
マイコン１の上に配置されたソケット７に差し込まれる
ことにより、ソケット用ピン８を介してベースマイコン
１と電気的に接続される。
【００１７】次に、図２および図３は、この発明の実施
の形態１によるプリシリコン評価ツール実装構造を示す
断面概略図である。この断面線は、図１の上面図におけ
るソケット用ピン８とピン５または接続ピン１３がとも
に断面構造にて現れる任意の場所である。図において、
１はベースマイコン、２はＡＳＩＣを内蔵したＦＰＧ
Ａ、３はプリント基板、３１はプリント基板３の接続端
子、５はベースマイコン１のピン、６はＡＳＩＣを内蔵
したＦＰＧＡ２のピン（第１ピン）、７はソケット、８
はソケット用ピン、９はベースマイコン１のマイコンチ
ップ（以下、チップという）、１０はチップ９とベース
マイコン１のピン５とを接続するためのワイヤ（以下、
ワイヤという）、１１はチップ９を配置するセラミック
パッケージ（以下、パッケージという）、１２はパッケ
ージ１１に配置されたチップ９を保護するための蓋（以
下、蓋という）、１３はパッケージ内に配置されたソケ
ット７とワイヤ１０を接続するためのピン（第２ピン）
（以下、接続ピンという）を示している。
の形態１によるプリシリコン評価ツール実装構造を示す
断面概略図である。この断面線は、図１の上面図におけ
るソケット用ピン８とピン５または接続ピン１３がとも
に断面構造にて現れる任意の場所である。図において、
１はベースマイコン、２はＡＳＩＣを内蔵したＦＰＧ
Ａ、３はプリント基板、３１はプリント基板３の接続端
子、５はベースマイコン１のピン、６はＡＳＩＣを内蔵
したＦＰＧＡ２のピン（第１ピン）、７はソケット、８
はソケット用ピン、９はベースマイコン１のマイコンチ
ップ（以下、チップという）、１０はチップ９とベース
マイコン１のピン５とを接続するためのワイヤ（以下、
ワイヤという）、１１はチップ９を配置するセラミック
パッケージ（以下、パッケージという）、１２はパッケ
ージ１１に配置されたチップ９を保護するための蓋（以
下、蓋という）、１３はパッケージ内に配置されたソケ
ット７とワイヤ１０を接続するためのピン（第２ピン）
（以下、接続ピンという）を示している。
【００１８】チップ９には、ＡＳＩＣを内蔵したＦＰＧ
Ａ２と通信を行うために専用端子が設けられ、ＡＳＩＣ
を内蔵したＦＰＧＡ２と通信を行うための入出力回路お
よび制御回路を内蔵しているものとする。また、この入
出力回路および制御回路は、ＡＳＩＣマイコンとして使
用される通常モードで動作する回路であるものとする。
Ａ２と通信を行うために専用端子が設けられ、ＡＳＩＣ
を内蔵したＦＰＧＡ２と通信を行うための入出力回路お
よび制御回路を内蔵しているものとする。また、この入
出力回路および制御回路は、ＡＳＩＣマイコンとして使
用される通常モードで動作する回路であるものとする。
【００１９】次に動作について説明する。ベースマイコ
ン１がＡＳＩＣを内蔵したＦＰＧＡ２以外のＩＣ（以
下、他のＩＣという、図示せず）などの外部素子と通信
する場合には、図２で示したような接続構成を用いる。
ベースマイコン１から他のＩＣへ出力する場合、チップ
９から出力されたデータ信号、あるいは制御信号などの
信号は、ワイヤ１０、ベースマイコン１のピン５、接続
端子３１を経由してプリント基板３の配線４を介し他の
ＩＣへ入力される。ベースマイコン１へ入力する場合、
他のＩＣから出力されたデータ信号、あるいは割込信号
などは、プリント基板３、ベースマイコン１のピン５，
ワイヤ１０を介してチップ９へ入力される。
ン１がＡＳＩＣを内蔵したＦＰＧＡ２以外のＩＣ（以
下、他のＩＣという、図示せず）などの外部素子と通信
する場合には、図２で示したような接続構成を用いる。
ベースマイコン１から他のＩＣへ出力する場合、チップ
９から出力されたデータ信号、あるいは制御信号などの
信号は、ワイヤ１０、ベースマイコン１のピン５、接続
端子３１を経由してプリント基板３の配線４を介し他の
ＩＣへ入力される。ベースマイコン１へ入力する場合、
他のＩＣから出力されたデータ信号、あるいは割込信号
などは、プリント基板３、ベースマイコン１のピン５，
ワイヤ１０を介してチップ９へ入力される。
【００２０】一方、ベースマイコン１がＡＳＩＣを内蔵
したＦＰＧＡ２と通信する場合には、図３で示したよう
な接続を用いる。ベースマイコン１からＡＳＩＣを内蔵
したＦＰＧＡ２への出力をする場合、チップ９から出力
されたデータ信号、あるいは制御信号などの信号は、ワ
イヤ１０、接続ピン１３、ソケット用ピン８、ＡＳＩＣ
を内蔵したＦＰＧＡのピン６を介してＡＳＩＣを内蔵し
たＦＰＧＡ２へ入力される。ベースマイコン１へ入力す
る場合、ＡＳＩＣを内蔵したＦＰＧＡ２から出力された
データ信号、あるいは割込信号などは、ＡＳＩＣを内蔵
したＦＰＧＡのピン６、ソケット用ピン８、接続ピン１
３、ワイヤ１０を介してベースマイコン１へ入力され
る。
したＦＰＧＡ２と通信する場合には、図３で示したよう
な接続を用いる。ベースマイコン１からＡＳＩＣを内蔵
したＦＰＧＡ２への出力をする場合、チップ９から出力
されたデータ信号、あるいは制御信号などの信号は、ワ
イヤ１０、接続ピン１３、ソケット用ピン８、ＡＳＩＣ
を内蔵したＦＰＧＡのピン６を介してＡＳＩＣを内蔵し
たＦＰＧＡ２へ入力される。ベースマイコン１へ入力す
る場合、ＡＳＩＣを内蔵したＦＰＧＡ２から出力された
データ信号、あるいは割込信号などは、ＡＳＩＣを内蔵
したＦＰＧＡのピン６、ソケット用ピン８、接続ピン１
３、ワイヤ１０を介してベースマイコン１へ入力され
る。
【００２１】以上のように、この実施の形態１によれ
ば、ベースマイコン１とＡＳＩＣを内蔵したＦＰＧＡ２
は、プリント基板３を介することなしにデータのやりと
りが可能となる。これにより、ベースマイコン１とＡＳ
ＩＣを内蔵したＦＰＧＡ２間の通信を行う際、プリント
基板３を介することがなく最短距離でベースマイコン１
とＡＳＩＣを内蔵したＦＰＧＡ２間を接続できるので、
プリント基板３などにある寄生容量が小さくなり動作速
度を上げられるという効果が得られる。
ば、ベースマイコン１とＡＳＩＣを内蔵したＦＰＧＡ２
は、プリント基板３を介することなしにデータのやりと
りが可能となる。これにより、ベースマイコン１とＡＳ
ＩＣを内蔵したＦＰＧＡ２間の通信を行う際、プリント
基板３を介することがなく最短距離でベースマイコン１
とＡＳＩＣを内蔵したＦＰＧＡ２間を接続できるので、
プリント基板３などにある寄生容量が小さくなり動作速
度を上げられるという効果が得られる。
【００２２】また、ベースマイコン１に専用ピン、ある
いは専用モードを省略できるので、ＡＳＩＣマイコンと
ベースマイコン１のピン数、ピン配置を共通化すること
ができ、このピン配置を共通化することにより、評価専
用のプリント基板を作成する必要がなくなるため製造コ
ストの削減に寄与するとともに、プリシリコンでの評価
を容易にできる効果が得られる。
いは専用モードを省略できるので、ＡＳＩＣマイコンと
ベースマイコン１のピン数、ピン配置を共通化すること
ができ、このピン配置を共通化することにより、評価専
用のプリント基板を作成する必要がなくなるため製造コ
ストの削減に寄与するとともに、プリシリコンでの評価
を容易にできる効果が得られる。
【００２３】さらに、この実施の形態１のプリシリコン
評価ツール実装構造では、ベースマイコン１のパッケー
ジとしてセラミックパッケージの場合を示したが、パッ
ケージの種類に関係なく、どのパッケージでも同様の効
果が得られる。
評価ツール実装構造では、ベースマイコン１のパッケー
ジとしてセラミックパッケージの場合を示したが、パッ
ケージの種類に関係なく、どのパッケージでも同様の効
果が得られる。
【００２４】また、この実施の形態１のプリシリコン評
価ツール実装構造では、ＡＳＩＣを内蔵した回路をＦＰ
ＧＡに収納する例を示したが、ＦＰＧＡでなくソケット
などを経由するか、あるいは直接的に接続されるなどの
方法で電気的にチップ９と接続できるものであれば、ど
のパッケージでも同様の効果が得られる。
価ツール実装構造では、ＡＳＩＣを内蔵した回路をＦＰ
ＧＡに収納する例を示したが、ＦＰＧＡでなくソケット
などを経由するか、あるいは直接的に接続されるなどの
方法で電気的にチップ９と接続できるものであれば、ど
のパッケージでも同様の効果が得られる。
【００２５】実施の形態２．図４は、この発明の実施の
形態２によるプリシリコン評価ツール実装構造を示す断
面概略図である。なお、この断面線は、図１の上面図に
おけるソケット用ピン８とピン５’がともに断面構造に
て現れる任意の場所である。この図は、ＡＳＩＣを内蔵
したＦＰＧＡ２とベースマイコン１のピン５を介して、
プリント基板３と接続されている断面図を示している。
図において、１はベースマイコン、２はＡＳＩＣを内蔵
したＦＰＧＡ、３はプリント基板、３１はプリント基板
３の接続端子、５’はベースマイコン１のピン（第１ピ
ン）、６はＡＳＩＣを内蔵したＦＰＧＡ２のピン、７は
ソケット、８はソケット用ピン、９はベースマイコン１
のマイコンチップ（以下、チップという）、１１はチッ
プ９を配置するセラミックパッケージ（以下、パッケー
ジという）、１２はパッケージ１１に配置されたチップ
９を保護するための蓋（以下、蓋という）である。
形態２によるプリシリコン評価ツール実装構造を示す断
面概略図である。なお、この断面線は、図１の上面図に
おけるソケット用ピン８とピン５’がともに断面構造に
て現れる任意の場所である。この図は、ＡＳＩＣを内蔵
したＦＰＧＡ２とベースマイコン１のピン５を介して、
プリント基板３と接続されている断面図を示している。
図において、１はベースマイコン、２はＡＳＩＣを内蔵
したＦＰＧＡ、３はプリント基板、３１はプリント基板
３の接続端子、５’はベースマイコン１のピン（第１ピ
ン）、６はＡＳＩＣを内蔵したＦＰＧＡ２のピン、７は
ソケット、８はソケット用ピン、９はベースマイコン１
のマイコンチップ（以下、チップという）、１１はチッ
プ９を配置するセラミックパッケージ（以下、パッケー
ジという）、１２はパッケージ１１に配置されたチップ
９を保護するための蓋（以下、蓋という）である。
【００２６】図４は、ＡＳＩＣを内蔵したＦＰＧＡ２か
ら他のＩＣなどの外部素子へ出力をすることを考慮した
断面概略図を示している。前記実施の形態１では、ＡＳ
ＩＣを内蔵したＦＰＧＡ２からプリント基板３上に配置
された他のＩＣへ出力する場合、ＡＳＩＣを内蔵したＦ
ＰＧＡ２からチップ９を介して他のＩＣへ出力する経路
しかないため、ＡＳＩＣを内蔵したＦＰＧＡ２からチッ
プ９に至るまでのバス遅延とチップ９から他のＩＣに至
るまでのバス遅延の合計がＡＳＩＣを内蔵したＦＰＧＡ
２から他のＩＣに至るまでの遅延となる。このため、遅
延が大きくなるという問題点が生じる。また、入力につ
いても同様の問題点が生じる。
ら他のＩＣなどの外部素子へ出力をすることを考慮した
断面概略図を示している。前記実施の形態１では、ＡＳ
ＩＣを内蔵したＦＰＧＡ２からプリント基板３上に配置
された他のＩＣへ出力する場合、ＡＳＩＣを内蔵したＦ
ＰＧＡ２からチップ９を介して他のＩＣへ出力する経路
しかないため、ＡＳＩＣを内蔵したＦＰＧＡ２からチッ
プ９に至るまでのバス遅延とチップ９から他のＩＣに至
るまでのバス遅延の合計がＡＳＩＣを内蔵したＦＰＧＡ
２から他のＩＣに至るまでの遅延となる。このため、遅
延が大きくなるという問題点が生じる。また、入力につ
いても同様の問題点が生じる。
【００２７】さらに、チップ９には、ＡＳＩＣを内蔵し
たＦＰＧＡ２からの出力信号を入力するための端子、お
よび他のＩＣへ出力するための端子が必要になるため、
チップ９に必要な端子数が増加してしまうという問題が
ある。
たＦＰＧＡ２からの出力信号を入力するための端子、お
よび他のＩＣへ出力するための端子が必要になるため、
チップ９に必要な端子数が増加してしまうという問題が
ある。
【００２８】実施の形態２は、これらの問題を解決する
手段であり、この動作について次に説明する。ＡＳＩＣ
を内蔵したＦＰＧＡ２からプリント基板３に配置された
他のＩＣに出力する場合、データ信号はＦＰＧＡ２のピ
ン６からソケット７のソケット用ピン８を経由してベー
スマイコン１のバイパスしたピン５’に入り、接続端子
３１を介してプリント基板３の配線４を通って他のＩＣ
へ伝送されていく。他のＩＣからＦＰＧＡ２へのデータ
信号の伝送形態はこれの逆動作となるのでその説明は省
略する。
手段であり、この動作について次に説明する。ＡＳＩＣ
を内蔵したＦＰＧＡ２からプリント基板３に配置された
他のＩＣに出力する場合、データ信号はＦＰＧＡ２のピ
ン６からソケット７のソケット用ピン８を経由してベー
スマイコン１のバイパスしたピン５’に入り、接続端子
３１を介してプリント基板３の配線４を通って他のＩＣ
へ伝送されていく。他のＩＣからＦＰＧＡ２へのデータ
信号の伝送形態はこれの逆動作となるのでその説明は省
略する。
【００２９】以上のように、この実施の形態２によれ
ば、図４に示したように、ＡＳＩＣを内蔵したＦＰＧＡ
のピン６をベースマイコンのピン５に接続することによ
り、ＡＳＩＣを内蔵したＦＰＧＡ２の入出力において他
のＩＣへチップ９を介することなしに、入力、出力、あ
るいは入出力が可能となるため、チップ９における接続
端子や制御回路などを省略することができ、簡略化する
ことができる効果が得られる。
ば、図４に示したように、ＡＳＩＣを内蔵したＦＰＧＡ
のピン６をベースマイコンのピン５に接続することによ
り、ＡＳＩＣを内蔵したＦＰＧＡ２の入出力において他
のＩＣへチップ９を介することなしに、入力、出力、あ
るいは入出力が可能となるため、チップ９における接続
端子や制御回路などを省略することができ、簡略化する
ことができる効果が得られる。
【００３０】また、上記のように、他のＩＣからＡＳＩ
Ｃを内蔵したＦＰＧＡ２へ入力する場合、ベースマイコ
ンのピン５’、ソケット用ピン８、ＡＳＩＣを内蔵した
ＦＰＧＡのピン６を介してＡＳＩＣを内蔵したＦＰＧＡ
２へ入力される。また、ＡＳＩＣを内蔵したＦＰＧＡ２
から他のＩＣへ出力する場合、ＡＳＩＣを内蔵したＦＰ
ＧＡのピン６、ソケット用ピン８、ベースマイコンのピ
ン５を介して他のＩＣへ出力される。この手段を用いる
ことにより、他のＩＣからＡＳＩＣを内蔵したＦＰＧＡ
２へ直接入力、あるいはＡＳＩＣを内蔵したＦＰＧＡ２
から他のＩＣへ直接出力が可能となるため、高速化が実
現可能となる効果が得られる。
Ｃを内蔵したＦＰＧＡ２へ入力する場合、ベースマイコ
ンのピン５’、ソケット用ピン８、ＡＳＩＣを内蔵した
ＦＰＧＡのピン６を介してＡＳＩＣを内蔵したＦＰＧＡ
２へ入力される。また、ＡＳＩＣを内蔵したＦＰＧＡ２
から他のＩＣへ出力する場合、ＡＳＩＣを内蔵したＦＰ
ＧＡのピン６、ソケット用ピン８、ベースマイコンのピ
ン５を介して他のＩＣへ出力される。この手段を用いる
ことにより、他のＩＣからＡＳＩＣを内蔵したＦＰＧＡ
２へ直接入力、あるいはＡＳＩＣを内蔵したＦＰＧＡ２
から他のＩＣへ直接出力が可能となるため、高速化が実
現可能となる効果が得られる。
【００３１】
【発明の効果】以上のように、この発明によれば、ベー
スマイコンに配設されている第２ピンが内蔵したマイコ
ンチップとソケット用ピンまたは接続端子とを電気的に
接続可能に構成したので、マイコンチップとゲートアレ
イはプリント基板を介すことなく、データのやりとりが
でき、プリント基板にある寄生容量の影響を受けないの
で、データ交換の動作速度を向上できる効果がある。し
かも、ベースマイコンに専用ピンや専用モードを省略で
きるので、ゲートアレイとベースマイコンのピン数、ピ
ン配置を共通化でき、評価専用のプリント基板を別途作
成する必要がなくなり、プリシリコンでの評価が容易に
できる効果がある。
スマイコンに配設されている第２ピンが内蔵したマイコ
ンチップとソケット用ピンまたは接続端子とを電気的に
接続可能に構成したので、マイコンチップとゲートアレ
イはプリント基板を介すことなく、データのやりとりが
でき、プリント基板にある寄生容量の影響を受けないの
で、データ交換の動作速度を向上できる効果がある。し
かも、ベースマイコンに専用ピンや専用モードを省略で
きるので、ゲートアレイとベースマイコンのピン数、ピ
ン配置を共通化でき、評価専用のプリント基板を別途作
成する必要がなくなり、プリシリコンでの評価が容易に
できる効果がある。
【００３２】この発明によれば、第２ピンは一端が接続
端子と電気的に接続し他端がソケット用ピンと接続して
なるように構成したので、外部素子からゲートアレイへ
直接入力、あるいはゲートアレイから外部素子へ直接出
力可能になるため、データ交換の高速化が実現できる効
果がある。加えて、ゲートアレイの第１ピンをベースマ
イコンの第２ピンに含まれる空き端子と接続し他の外部
素子との接続を可能にし空き配線の有効利用が図れる効
果がある。
端子と電気的に接続し他端がソケット用ピンと接続して
なるように構成したので、外部素子からゲートアレイへ
直接入力、あるいはゲートアレイから外部素子へ直接出
力可能になるため、データ交換の高速化が実現できる効
果がある。加えて、ゲートアレイの第１ピンをベースマ
イコンの第２ピンに含まれる空き端子と接続し他の外部
素子との接続を可能にし空き配線の有効利用が図れる効
果がある。
【００３３】この発明によれば、ゲートアレイはＡＳＩ
Ｃを内蔵したフィールド・プログラマブル・ゲート・ア
レイからなるように構成したので、汎用性のあるゲート
アレイを使用することができ、そのため開発に必要とす
る期間が短縮できるのでコストが安価になる効果があ
る。
Ｃを内蔵したフィールド・プログラマブル・ゲート・ア
レイからなるように構成したので、汎用性のあるゲート
アレイを使用することができ、そのため開発に必要とす
る期間が短縮できるのでコストが安価になる効果があ
る。
【００３４】この発明によれば、ソケット用ピンのピン
配置はゲートアレイの第１ピン配置に対応して配設され
てなるように構成したので、ソケット用ピンと第１ピン
間の相互配線距離を最小限にでき配線抵抗・寄生容量の
緩和に寄与する効果がある。
配置はゲートアレイの第１ピン配置に対応して配設され
てなるように構成したので、ソケット用ピンと第１ピン
間の相互配線距離を最小限にでき配線抵抗・寄生容量の
緩和に寄与する効果がある。
【図１】 この発明の実施の形態１によるプリシリコン
評価ツール実装構造を示す平面図である。
評価ツール実装構造を示す平面図である。
【図２】 この発明の実施の形態１によるプリシリコン
評価ツール実装構造を示す断面概略図である。
評価ツール実装構造を示す断面概略図である。
【図３】 この発明の実施の形態１によるプリシリコン
評価ツール実装構造を示す断面概略図である。
評価ツール実装構造を示す断面概略図である。
【図４】 この発明の実施の形態２によるプリシリコン
評価ツール実装構造を示す断面概略図である。
評価ツール実装構造を示す断面概略図である。
【図５】 従来のプリシリコン評価ツール実装構造を示
す平面図である。
す平面図である。
１ ベースマイコン、２ ＦＰＧＡ（ゲートアレイ）、
３ プリント基板、４配線、５，５’，６ ピン（第１
ピン）、７ ソケット、８ ソケット用ピン、９ マイ
コンチップ、１０ ワイヤ、１３ 接続ピン（第２ピ
ン）、３１ 接続端子。
３ プリント基板、４配線、５，５’，６ ピン（第１
ピン）、７ ソケット、８ ソケット用ピン、９ マイ
コンチップ、１０ ワイヤ、１３ 接続ピン（第２ピ
ン）、３１ 接続端子。
Claims (4)
- 【請求項１】 外部接続用の第１ピンを周囲に配置した
ゲートアレイと、 接続端子を介して外部素子と電気的に接続するプリント
基板と、 このプリント基板上に載置されマイコンチップを内蔵し
これと電気的に外部接続する第２ピンを有するベースマ
イコンと、 このベースマイコン上に載置され、上面にて上記ゲート
アレイを収容するとともに上記第１ピンと電気的に接続
し外部にリードするソケット用ピンを有するソケットと
を備えたプリシリコン評価ツール実装構造において、 上記第２ピンが上記ソケット用ピンまたは上記接続端子
と電気的に接続可能な構成を有することを特徴とするプ
リシリコン評価ツール実装構造。 - 【請求項２】 外部接続用の第１ピンを周囲に配置した
ゲートアレイと、接続端子を介して外部素子と電気的に
接続するプリント基板と、 このプリント基板上に載置されマイコンチップを内蔵し
ており一端が上記接続端子と電気的に接続する第２ピン
を有するベースマイコンと、 このベースマイコン上に載置され、上面にて上記ゲート
アレイを収容するとともに上記第１ピンと電気的に接続
し外部にリードするソケット用ピンを有するソケットと
を備えたプリシリコン評価ツール実装構造において、 上記第２ピンの他端が上記ソケット用ピンと電気的に接
続してなることを特徴とするプリシリコン評価ツール実
装構造。 - 【請求項３】 ゲートアレイはＡＳＩＣを内蔵したフィ
ールド・プログラマブル・ゲート・アレイからなること
を特徴とする請求項１または請求項２記載のプリシリコ
ン評価ツール実装構造。 - 【請求項４】 ソケット用ピンのピン配置はゲートアレ
イの第１ピン配置に対応して配設されてなることを特徴
とする請求項１または請求項２記載のプリシリコン評価
ツール実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15967798A JPH11354643A (ja) | 1998-06-08 | 1998-06-08 | プリシリコン評価ツール実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15967798A JPH11354643A (ja) | 1998-06-08 | 1998-06-08 | プリシリコン評価ツール実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11354643A true JPH11354643A (ja) | 1999-12-24 |
Family
ID=15698927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15967798A Pending JPH11354643A (ja) | 1998-06-08 | 1998-06-08 | プリシリコン評価ツール実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11354643A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003065453A1 (de) * | 2002-01-31 | 2003-08-07 | Micronas Gmbh | Aufnahmevorrichtung für eine programmierbare, elektronische verarbeitungseinrichtung |
-
1998
- 1998-06-08 JP JP15967798A patent/JPH11354643A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003065453A1 (de) * | 2002-01-31 | 2003-08-07 | Micronas Gmbh | Aufnahmevorrichtung für eine programmierbare, elektronische verarbeitungseinrichtung |
| US7138712B2 (en) | 2002-01-31 | 2006-11-21 | Micronas Gmbh | Receptacle for a programmable, electronic processing device |
| CN100364088C (zh) * | 2002-01-31 | 2008-01-23 | 迈克纳斯公司 | 可编程电子处理器件的装置 |
| US7675165B2 (en) | 2002-01-31 | 2010-03-09 | Micronas Gmbh | Mount for a programmable electronic processing device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930020653A (ko) | 반도체 기억 장치의 실장 방법 | |
| KR100349477B1 (ko) | 반도체 장치 | |
| US7579689B2 (en) | Integrated circuit package, and a method for producing an integrated circuit package having two dies with input and output terminals of integrated circuits of the dies directly addressable for testing of the package | |
| JPH11354643A (ja) | プリシリコン評価ツール実装構造 | |
| KR101118387B1 (ko) | 인터페이스 모듈 | |
| US4120041A (en) | Semiconductor device for use in an electronic apparatus having a plurality of circuit boards | |
| US4858175A (en) | Monolithic semi-custom IC having standard LSI sections and coupling gate array sections | |
| JP3604875B2 (ja) | 階層構造を有するプリント基板 | |
| JPH04159752A (ja) | 半導体集積回路及びその装置 | |
| US5768497A (en) | Emulator microcomputer unit | |
| JPH0513662A (ja) | マルチチツプモジユール | |
| JP3782211B2 (ja) | 電子回路装置 | |
| EP0628916A1 (en) | Microprocessor with multiplexed and non-multiplexed address/data busses | |
| KR100228148B1 (ko) | 임피던스 정합 커패시터를 갖는 메모리 모듈 | |
| JPH0349255A (ja) | 半導体集積回路の封止方式 | |
| JP2004288969A (ja) | Ａｓｉｃおよびａｓｉｃを搭載したコントローラ | |
| KR100575888B1 (ko) | 패드의 용도 변경이 가능한 반도체 장치 | |
| JP2737689B2 (ja) | 半導体装置 | |
| KR900008796B1 (ko) | 반주문형 시스템 lsi | |
| JPS59160778A (ja) | 試験回路 | |
| JPH06333653A (ja) | 電子機器のｉｃ接続装置 | |
| JPH11289051A (ja) | プログラマブルコントローラ及び処理装置 | |
| JP2003108441A (ja) | 秘匿データ処理回路 | |
| JPS63246888A (ja) | 表面実装部品用アダプタ付パツケ−ジ | |
| JPH02141813A (ja) | 半導体装置 |