JP3204157B2 - 計算機のデータ供給方式 - Google Patents
計算機のデータ供給方式Info
- Publication number
- JP3204157B2 JP3204157B2 JP08741597A JP8741597A JP3204157B2 JP 3204157 B2 JP3204157 B2 JP 3204157B2 JP 08741597 A JP08741597 A JP 08741597A JP 8741597 A JP8741597 A JP 8741597A JP 3204157 B2 JP3204157 B2 JP 3204157B2
- Authority
- JP
- Japan
- Prior art keywords
- line
- asic
- cpu
- main memory
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】本発明は計算機に関し、特に
ＣＰＵとＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃ
ｉｆｉｃ ＩＣ）で主記憶を共有するＵＭＡ（Ｕｎｉｆ
ｉｅｄ Ｍｅｍｏｒｙ Ａｒｃｈｉｔｅｃｔｕｒｅ；ユ
ニファイドメモリアーキテクチャ）構造を採用する計算
機に関する。
ＣＰＵとＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃ
ｉｆｉｃ ＩＣ）で主記憶を共有するＵＭＡ（Ｕｎｉｆ
ｉｅｄ Ｍｅｍｏｒｙ Ａｒｃｈｉｔｅｃｔｕｒｅ；ユ
ニファイドメモリアーキテクチャ）構造を採用する計算
機に関する。
【０００２】
【従来の技術】従来、ＲＩＳＣ（Ｒｅｄｕｃｅｄ Ｉｎ
ｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ；縮小
命令セットコンピュータ）方式等のＣＰＵを用いた計算
機では、画像処理等の特定応用に対する処理性能を向上
するため、（１）ＣＰＵの内部に特定応用の一部の処理
を高速化するために演算器を追加して命令セットを拡張
する方式（Ｉｎｔｅｌ社製の「ｉ８６０」、「Ｐ５５
Ｃ」、ＳｕｎＭｉｃｒｏｓｙｓｔｅｍｓ社製の「Ｕｌｔ
ｒａＳＰＡＲＣ」、ＨｅｗｌｅｔＰａｃｋａｒｄ社製の
「ＰＡ７１００ＬＣ」等）、あるいは（２）ＣＰＵとは
別に特定応用の処理を高速化するＡＳＩＣ（Ａｐｐｌｉ
ｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ ＩＣ；特定用途向き
ＩＣともいう）とそのＡＳＩＣが専用に使用するメモリ
を、主記憶とは別に用意し、ＣＰＵがＡＳＩＣを制御す
ることで特定応用に対する処理性能の向上を実現する方
式（各社のハイエンド計算機）等が用いられている。
ｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ；縮小
命令セットコンピュータ）方式等のＣＰＵを用いた計算
機では、画像処理等の特定応用に対する処理性能を向上
するため、（１）ＣＰＵの内部に特定応用の一部の処理
を高速化するために演算器を追加して命令セットを拡張
する方式（Ｉｎｔｅｌ社製の「ｉ８６０」、「Ｐ５５
Ｃ」、ＳｕｎＭｉｃｒｏｓｙｓｔｅｍｓ社製の「Ｕｌｔ
ｒａＳＰＡＲＣ」、ＨｅｗｌｅｔＰａｃｋａｒｄ社製の
「ＰＡ７１００ＬＣ」等）、あるいは（２）ＣＰＵとは
別に特定応用の処理を高速化するＡＳＩＣ（Ａｐｐｌｉ
ｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ ＩＣ；特定用途向き
ＩＣともいう）とそのＡＳＩＣが専用に使用するメモリ
を、主記憶とは別に用意し、ＣＰＵがＡＳＩＣを制御す
ることで特定応用に対する処理性能の向上を実現する方
式（各社のハイエンド計算機）等が用いられている。
【０００３】第１の方式（１）では、特定応用に対する
処理性能はそれほど改善されないが、安価に主記憶共有
の計算機を構成できる。一方、第２の方式では、ＡＳＩ
Ｃに専用のメモリを用意するために高価になるが、特定
応用に対する処理性能は著しく向上する。
処理性能はそれほど改善されないが、安価に主記憶共有
の計算機を構成できる。一方、第２の方式では、ＡＳＩ
Ｃに専用のメモリを用意するために高価になるが、特定
応用に対する処理性能は著しく向上する。
【０００４】また近年、両者の中間に位置し、ＡＳＩＣ
による特定応用の処理性能向上と低コスト化を両立する
計算機の構成として、（３）主記憶をＣＰＵとＡＳＩＣ
で共有するＵＭＡ構成（Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ
Ａｒｃｈｉｔｅｃｔｕｒｅ）が提案されている（Ｃｙ
ｒｉｘ社等）。
による特定応用の処理性能向上と低コスト化を両立する
計算機の構成として、（３）主記憶をＣＰＵとＡＳＩＣ
で共有するＵＭＡ構成（Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ
Ａｒｃｈｉｔｅｃｔｕｒｅ）が提案されている（Ｃｙ
ｒｉｘ社等）。
【０００５】例えば、図３は、上記した従来の第１の方
式（１）を採用しているＳｕｎＭｉｃｒｏｓｙｓｔｅｍ
ｓ社製の汎用マイクロプロセッサ（「Ｕｌｔｒａ ＳＰ
ＡＲＣ」）の構成の一部を示している。特定処理（ここ
では画像処理）を実行する画像処理演算器３０５へのデ
ータ供給は、キャッシュまたは主記憶３０１からレジス
タファイル３０２を介して語（ｗｏｒｄ）単位で行われ
る。図中、浮動小数点加算器３０３、浮動小数点乗算器
３０４はレジスタファイル３０２を、画像処理演算器３
０５と共有する構造である。
式（１）を採用しているＳｕｎＭｉｃｒｏｓｙｓｔｅｍ
ｓ社製の汎用マイクロプロセッサ（「Ｕｌｔｒａ ＳＰ
ＡＲＣ」）の構成の一部を示している。特定処理（ここ
では画像処理）を実行する画像処理演算器３０５へのデ
ータ供給は、キャッシュまたは主記憶３０１からレジス
タファイル３０２を介して語（ｗｏｒｄ）単位で行われ
る。図中、浮動小数点加算器３０３、浮動小数点乗算器
３０４はレジスタファイル３０２を、画像処理演算器３
０５と共有する構造である。
【０００６】この構成では、画像処理演算器３０５はキ
ャッシュまたは主記憶３０１と共有しているため、特定
処理に専用のメモリを必要としない。また演算器とこれ
を制御する命令を拡張するだけなので、他の処理と特定
処理で主記憶アクセスが競合することがなく、排他制御
を行う必要がない。
ャッシュまたは主記憶３０１と共有しているため、特定
処理に専用のメモリを必要としない。また演算器とこれ
を制御する命令を拡張するだけなので、他の処理と特定
処理で主記憶アクセスが競合することがなく、排他制御
を行う必要がない。
【０００７】また、図４は、上記した従来の第２の方式
（２）の構成を示している。図４を参照して、ＣＰＵ４
０３、主記憶４０４、外部キャッシュ４０５は、チップ
セット４０１を介して接続され、一方、ＡＳＩＣ４０２
とは、専用メモリ４０７に直接接続されている。またチ
ップセット４０１とＡＳＩＣ４０２は、低速バス４０６
を介して接続されている。この構成では、ＡＳＩＣ４０
２は、専用メモリ４０７に格納されたデータを使用する
ため、専用処理に対して高速化が可能であり、ＣＰＵ４
０３とＡＳＩＣ４０２の間に高速なデータ転送のための
バスを必要としない。
（２）の構成を示している。図４を参照して、ＣＰＵ４
０３、主記憶４０４、外部キャッシュ４０５は、チップ
セット４０１を介して接続され、一方、ＡＳＩＣ４０２
とは、専用メモリ４０７に直接接続されている。またチ
ップセット４０１とＡＳＩＣ４０２は、低速バス４０６
を介して接続されている。この構成では、ＡＳＩＣ４０
２は、専用メモリ４０７に格納されたデータを使用する
ため、専用処理に対して高速化が可能であり、ＣＰＵ４
０３とＡＳＩＣ４０２の間に高速なデータ転送のための
バスを必要としない。
【０００８】また、図５は、上記した従来の第３の方式
（３）の構成を示している。図５を参照して、ＣＰＵ５
０３はチップセット５０１を介して、主記憶５０４、お
よび外部キャッシュ５０５をアクセスする。一方、ＡＳ
ＩＣ５０２も、チップセット５０１に接続されており、
主記憶５０４を直接アクセス可能にしたものである。こ
の構成では、ＣＰＵ５０３とＡＳＩＣは主記憶５０４を
共有しており、上記した従来の第２の方式（図４参照）
に比べて主記憶の使用効率を向上することが可能であ
る。
（３）の構成を示している。図５を参照して、ＣＰＵ５
０３はチップセット５０１を介して、主記憶５０４、お
よび外部キャッシュ５０５をアクセスする。一方、ＡＳ
ＩＣ５０２も、チップセット５０１に接続されており、
主記憶５０４を直接アクセス可能にしたものである。こ
の構成では、ＣＰＵ５０３とＡＳＩＣは主記憶５０４を
共有しており、上記した従来の第２の方式（図４参照）
に比べて主記憶の使用効率を向上することが可能であ
る。
【０００９】
【発明が解決しようとする課題】上記した従来技術は下
記に記載する問題点を有している。
記に記載する問題点を有している。
【００１０】（１）特定用途のために演算器のみを追加
するという上記従来の第１の方式では、演算器と主記憶
と間のバンド幅が制限されるために、特定用途の処理性
能を効果的に向上することができない。また他の演算器
と同じ形式の命令セットで制御するため、複雑な処理を
実装するのが困難である。
するという上記従来の第１の方式では、演算器と主記憶
と間のバンド幅が制限されるために、特定用途の処理性
能を効果的に向上することができない。また他の演算器
と同じ形式の命令セットで制御するため、複雑な処理を
実装するのが困難である。
【００１１】（２）また、ＡＳＩＣと専用メモリを付加
するという上記従来の第２の方式では、主記憶とは別に
専用メモリを用意しなければならないので、大規模かつ
高価な計算機となってしまう。またＡＳＩＣを使用しな
い他の処理をＣＰＵが実行している間、専用メモリは使
用されないので、メモリの使用効率を低下させる。
するという上記従来の第２の方式では、主記憶とは別に
専用メモリを用意しなければならないので、大規模かつ
高価な計算機となってしまう。またＡＳＩＣを使用しな
い他の処理をＣＰＵが実行している間、専用メモリは使
用されないので、メモリの使用効率を低下させる。
【００１２】（３）そして、チップセットを介してＣＰ
ＵとＡＳＩＣで主記憶を共有するという上記従来の第３
の方式を用いても、主記憶とＡＳＩＣ間のバンド幅を大
きくすることは困難である。すなわち、バンド幅を向上
し、ＡＳＩＣの処理性能を向上するためには、チップセ
ット内に大量のバッファを必要とし、更に、チップセッ
トとＡＳＩＣ間のデータ転送速度または転送幅を広げる
ことが必要であり、大規模かつ複雑化は避けられない。
またＣＰＵとＡＳＩＣで主記憶を共有することによっ
て、両者が同一の記憶領域をアクセスする場合に、主記
憶上の記憶内容に対して排他制御を行う必要があり、こ
れも処理性能の低下の原因になる。
ＵとＡＳＩＣで主記憶を共有するという上記従来の第３
の方式を用いても、主記憶とＡＳＩＣ間のバンド幅を大
きくすることは困難である。すなわち、バンド幅を向上
し、ＡＳＩＣの処理性能を向上するためには、チップセ
ット内に大量のバッファを必要とし、更に、チップセッ
トとＡＳＩＣ間のデータ転送速度または転送幅を広げる
ことが必要であり、大規模かつ複雑化は避けられない。
またＣＰＵとＡＳＩＣで主記憶を共有することによっ
て、両者が同一の記憶領域をアクセスする場合に、主記
憶上の記憶内容に対して排他制御を行う必要があり、こ
れも処理性能の低下の原因になる。
【００１３】したがって、本発明は、上記従来技術の問
題点に鑑みてなされたものであって、その目的は、汎用
計算機等において画像処理等の特定応用に対する処理性
能を向上する方式を提供する、ことにある。
題点に鑑みてなされたものであって、その目的は、汎用
計算機等において画像処理等の特定応用に対する処理性
能を向上する方式を提供する、ことにある。
【００１４】本発明の他の目的は、特定応用においてメ
モリ使用効率の高い、簡単な構造の汎用計算機を構成す
ることである。
モリ使用効率の高い、簡単な構造の汎用計算機を構成す
ることである。
【００１５】
【課題を解決するための手段】前記目的を達成するた
め、本願第１発明は、ＣＰＵと、特定応用に関する処理
を高速化するために設けられたＡＳＩＣと、が、主記憶
に格納されたデータを共有する構成を有する計算機にお
いて、外部キャッシュと前記主記憶とを低速のデータバ
スで接続し、前記外部キャッシュの第１のデータ出力と
前記ＣＰＵのデータ入力とを語単位のデータ転送幅で接
続し、前記外部キャッシュの第２のデータ出力と前記Ａ
ＳＩＣのデータ入力とを前記外部キャッシュのライン幅
で指定される複数語単位のデータ転送幅で接続し、前記
ＣＰＵと前記ＡＳＩＣからの前記主記憶へのアクセス要
求は、調停手段によって調停され前記外部キャッシュに
与えられる、ことを特徴とする。
め、本願第１発明は、ＣＰＵと、特定応用に関する処理
を高速化するために設けられたＡＳＩＣと、が、主記憶
に格納されたデータを共有する構成を有する計算機にお
いて、外部キャッシュと前記主記憶とを低速のデータバ
スで接続し、前記外部キャッシュの第１のデータ出力と
前記ＣＰＵのデータ入力とを語単位のデータ転送幅で接
続し、前記外部キャッシュの第２のデータ出力と前記Ａ
ＳＩＣのデータ入力とを前記外部キャッシュのライン幅
で指定される複数語単位のデータ転送幅で接続し、前記
ＣＰＵと前記ＡＳＩＣからの前記主記憶へのアクセス要
求は、調停手段によって調停され前記外部キャッシュに
与えられる、ことを特徴とする。
【００１６】本願第２発明は、上記第１発明は、前記外
部キャッシュが、タグメモリとデータメモリと、を含ん
で構成され、前記タグメモリのラインに対応するデータ
メモリのラインが、前記ＣＰＵに対してアクセスを許可
されたラインか、前記ＡＳＩＣに対してアクセスを許可
されたラインかを区別する所有ビットと、前記ラインが
前記主記憶の対応する位置のデータと一致するか否かを
区別する状態ビット、および対応する前記主記憶のアド
レスの一部であるタグデータと、を含むことを特徴とす
る。
部キャッシュが、タグメモリとデータメモリと、を含ん
で構成され、前記タグメモリのラインに対応するデータ
メモリのラインが、前記ＣＰＵに対してアクセスを許可
されたラインか、前記ＡＳＩＣに対してアクセスを許可
されたラインかを区別する所有ビットと、前記ラインが
前記主記憶の対応する位置のデータと一致するか否かを
区別する状態ビット、および対応する前記主記憶のアド
レスの一部であるタグデータと、を含むことを特徴とす
る。
【００１７】本願第３発明は、上記第１又は第２発明に
おいて、前記ＡＳＩＣが使用するデータを、前記ＡＳＩ
Ｃまたは前記ＣＰＵが前記主記憶から前記外部キャッシ
ュの特定ラインに転送し、該ラインの前記所有ビットを
前記ＡＳＩＣが所有している状態に変更する手段と、前
記ＡＳＩＣが使用を完了した時点で、前記ラインの前記
所有ビットを、前記ＣＰＵが所有している状態に戻し、
前記ＣＰＵの該ラインへのアクセスを許可する手段と、
前記ＣＰＵが該ラインへのアクセスを行う際に、前記所
有ビットを検査することによって、前記ＣＰＵが当該ラ
インへアクセス可能かを判断する手段と、を備え、前記
ＣＰＵと前記ＡＳＩＣが前記主記憶への排他制御を行
う、ことを特徴とする。
おいて、前記ＡＳＩＣが使用するデータを、前記ＡＳＩ
Ｃまたは前記ＣＰＵが前記主記憶から前記外部キャッシ
ュの特定ラインに転送し、該ラインの前記所有ビットを
前記ＡＳＩＣが所有している状態に変更する手段と、前
記ＡＳＩＣが使用を完了した時点で、前記ラインの前記
所有ビットを、前記ＣＰＵが所有している状態に戻し、
前記ＣＰＵの該ラインへのアクセスを許可する手段と、
前記ＣＰＵが該ラインへのアクセスを行う際に、前記所
有ビットを検査することによって、前記ＣＰＵが当該ラ
インへアクセス可能かを判断する手段と、を備え、前記
ＣＰＵと前記ＡＳＩＣが前記主記憶への排他制御を行
う、ことを特徴とする。
【００１８】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、その好ましい実施の形態において、図
１を参照すると、ＣＰＵ（１０１）と、特定応用に関す
る処理を高速化するために設けられたＡＳＩＣ（１０
２）とが、主記憶（１０３）に格納されたデータを共有
する構成を有する計算機において、外部キャッシュ（１
０４）と主記憶（１０３）を低速のデータバス（１０
６）で接続し、外部キャッシュ（１０４）の第１のデー
タ出力とＣＰＵ（１０１）のデータ入力とを語単位のデ
ータ転送幅で接続し、外部キャッシュ（１０４）の第２
のデータ出力とＡＳＩＣ（１０２）のデータ入力を外部
キャッシュ（１０４）のライン幅で指定される複数語単
位のデータ転送幅で接続し、ＣＰＵ（１０１）とＡＳＩ
Ｃ（１０２）とからの、主記憶へのアクセス要求を調停
手段（１０５）によって調停し、外部キャッシュ（１０
４）へ与えられるデータ供給方式としている。
する。本発明は、その好ましい実施の形態において、図
１を参照すると、ＣＰＵ（１０１）と、特定応用に関す
る処理を高速化するために設けられたＡＳＩＣ（１０
２）とが、主記憶（１０３）に格納されたデータを共有
する構成を有する計算機において、外部キャッシュ（１
０４）と主記憶（１０３）を低速のデータバス（１０
６）で接続し、外部キャッシュ（１０４）の第１のデー
タ出力とＣＰＵ（１０１）のデータ入力とを語単位のデ
ータ転送幅で接続し、外部キャッシュ（１０４）の第２
のデータ出力とＡＳＩＣ（１０２）のデータ入力を外部
キャッシュ（１０４）のライン幅で指定される複数語単
位のデータ転送幅で接続し、ＣＰＵ（１０１）とＡＳＩ
Ｃ（１０２）とからの、主記憶へのアクセス要求を調停
手段（１０５）によって調停し、外部キャッシュ（１０
４）へ与えられるデータ供給方式としている。
【００１９】この実施の形態においては、ＣＰＵ（１０
１）と外部キャッシュ（１０４）を語単位のデータ幅で
結合し、ＡＳＩＣ（１０２）と外部キャッシュ（１０
４）を、外部キャッシュ１０４のライン幅（通常複数
語）のデータ幅で結合し、これによってＡＳＩＣ（１０
２）へのデータ供給のバンド幅を広げることができ、Ｃ
ＰＵ（１０１）と主記憶（１０３）を共有しながら、Ａ
ＳＩＣの処理性能を向上できる。
１）と外部キャッシュ（１０４）を語単位のデータ幅で
結合し、ＡＳＩＣ（１０２）と外部キャッシュ（１０
４）を、外部キャッシュ１０４のライン幅（通常複数
語）のデータ幅で結合し、これによってＡＳＩＣ（１０
２）へのデータ供給のバンド幅を広げることができ、Ｃ
ＰＵ（１０１）と主記憶（１０３）を共有しながら、Ａ
ＳＩＣの処理性能を向上できる。
【００２０】本発明は、その好ましい第２の実施の形態
において、図２を参照すると、外部キャッシュ（２０
３）は、タグメモリ（２０１）とデータメモリ（２０
２）とから構成され、タグメモリ（２０１）のライン
を、対応するデータメモリ（２０２）のラインがＣＰＵ
に対してアクセスを許可されたラインか、ＡＳＩＣに対
してアクセスを許可されたラインかを区別する所有ビッ
ト（２０５）と、前記ラインが主記憶の対応する位置の
データと一致するか否かを区別する状態ビット（２０
４）、対応する主記憶のアドレスの一部であるタグデー
タ（２０６）と、を備えて構成されている。
において、図２を参照すると、外部キャッシュ（２０
３）は、タグメモリ（２０１）とデータメモリ（２０
２）とから構成され、タグメモリ（２０１）のライン
を、対応するデータメモリ（２０２）のラインがＣＰＵ
に対してアクセスを許可されたラインか、ＡＳＩＣに対
してアクセスを許可されたラインかを区別する所有ビッ
ト（２０５）と、前記ラインが主記憶の対応する位置の
データと一致するか否かを区別する状態ビット（２０
４）、対応する主記憶のアドレスの一部であるタグデー
タ（２０６）と、を備えて構成されている。
【００２１】この実施の形態によれば、外部キャッシュ
（２０３）のタグメモリ（２０１）にＡＳＩＣ（１０
２）が使用しているラインか、ＣＰＵ（１０１）が使用
しているラインかを区別する所有ビット（２０５）を設
けることによって、主記憶（１０３）に比べて排他制御
を高速化できる。
（２０３）のタグメモリ（２０１）にＡＳＩＣ（１０
２）が使用しているラインか、ＣＰＵ（１０１）が使用
しているラインかを区別する所有ビット（２０５）を設
けることによって、主記憶（１０３）に比べて排他制御
を高速化できる。
【００２２】さらに、本発明は、その好ましい第３の実
施の形態において、図１及び図２を参照すると、ＡＳＩ
Ｃが使用するデータを、ＡＳＩＣ（１０２）またはＣＰ
Ｕ（１０１）が主記憶（１０３）から外部キャッシュ
（１０４）の特定ラインに転送し、当該ラインの所有ビ
ット（２０５）をＡＳＩＣ（１０２）が所有している状
態に変更する手段と、ＡＳＩＣ（１０２）が使用を完了
した時点で当該ラインの所有ビットをＣＰＵ（１０１）
が所有している状態に戻し、ＣＰＵ（１０１）の当該ラ
インへのアクセスを許可する手段と、ＣＰＵ（１０１）
が当該ラインへのアクセスを行う際に、所有ビット（２
０５）を検査することで、ＣＰＵ（１０１）が当該ライ
ンへアクセス可能かを判断する手段を有することによっ
て、ＣＰＵ（１０１）とＡＳＩＣ（１０２）が主記憶
（１０３）への排他制御を行う。
施の形態において、図１及び図２を参照すると、ＡＳＩ
Ｃが使用するデータを、ＡＳＩＣ（１０２）またはＣＰ
Ｕ（１０１）が主記憶（１０３）から外部キャッシュ
（１０４）の特定ラインに転送し、当該ラインの所有ビ
ット（２０５）をＡＳＩＣ（１０２）が所有している状
態に変更する手段と、ＡＳＩＣ（１０２）が使用を完了
した時点で当該ラインの所有ビットをＣＰＵ（１０１）
が所有している状態に戻し、ＣＰＵ（１０１）の当該ラ
インへのアクセスを許可する手段と、ＣＰＵ（１０１）
が当該ラインへのアクセスを行う際に、所有ビット（２
０５）を検査することで、ＣＰＵ（１０１）が当該ライ
ンへアクセス可能かを判断する手段を有することによっ
て、ＣＰＵ（１０１）とＡＳＩＣ（１０２）が主記憶
（１０３）への排他制御を行う。
【００２３】本発明は、上記した実施の形態において、
ＡＳＩＣへのデータ供給を、主記憶から語単位で行うの
ではなく、外部キャッシュのライン幅単位（通常複数
語）で行う。また、ＣＰＵとＡＳＩＣが同一の記憶領域
をアクセスする可能性の検出を主記憶上で行うのではな
く、外部キャッシュのタグを用いて行う。
ＡＳＩＣへのデータ供給を、主記憶から語単位で行うの
ではなく、外部キャッシュのライン幅単位（通常複数
語）で行う。また、ＣＰＵとＡＳＩＣが同一の記憶領域
をアクセスする可能性の検出を主記憶上で行うのではな
く、外部キャッシュのタグを用いて行う。
【００２４】
【実施例】次に、上記した本発明の実施の形態について
更に詳細に説明すべく、本発明の実施例について、図面
を参照して詳細に説明する。
更に詳細に説明すべく、本発明の実施例について、図面
を参照して詳細に説明する。
【００２５】図１は、本発明の第１の実施例の構成を示
す図である。図１を参照すると、本発明の第１の実施例
は、ＣＰＵ１０１と、ＡＳＩＣ１０２と、主記憶１０３
と、外部キャッシュ１０４と、調停手段１０５と、低速
バス１０６と、を含む。ＣＰＵ１０１とＡＳＩＣ１０２
とは外部キャッシュ１０４に接続され、外部キャッシュ
１０４と主記憶１０３とは低速バス１０６を介して接続
され、ＣＰＵ１０１とＡＳＩＣ１０２の主記憶１０３へ
のアクセス要求は調停手段１０５によって調停されて、
外部キャッシュ１０４に与えられる構成とされている。
なお、この調停手段１０５は、次の外部キャッシュ１０
４へのアクセス要求に対してＣＰＵ１０１とＡＳＩＣ１
０２のいずれのアクセス要求を優先するかを情報として
保持する、例えば１ビットのフリップフロップ等の情報
記憶手段を用いて実現することができる。この場合、Ｃ
ＰＵ１０１とＡＳＩＣ１０２とからアクセス要求があっ
た場合、例えば、フリップフロップが“１”の時はＣＰ
Ｕ１０１からのアクセス要求を優先し、“０”の時はＡ
ＳＩＣ１０２のアクセス要求を優先し、さらにアクセス
がある毎にフリップフロップの内容を反転するという、
ラウンドロビン方式の調停としても実現することができ
る。
す図である。図１を参照すると、本発明の第１の実施例
は、ＣＰＵ１０１と、ＡＳＩＣ１０２と、主記憶１０３
と、外部キャッシュ１０４と、調停手段１０５と、低速
バス１０６と、を含む。ＣＰＵ１０１とＡＳＩＣ１０２
とは外部キャッシュ１０４に接続され、外部キャッシュ
１０４と主記憶１０３とは低速バス１０６を介して接続
され、ＣＰＵ１０１とＡＳＩＣ１０２の主記憶１０３へ
のアクセス要求は調停手段１０５によって調停されて、
外部キャッシュ１０４に与えられる構成とされている。
なお、この調停手段１０５は、次の外部キャッシュ１０
４へのアクセス要求に対してＣＰＵ１０１とＡＳＩＣ１
０２のいずれのアクセス要求を優先するかを情報として
保持する、例えば１ビットのフリップフロップ等の情報
記憶手段を用いて実現することができる。この場合、Ｃ
ＰＵ１０１とＡＳＩＣ１０２とからアクセス要求があっ
た場合、例えば、フリップフロップが“１”の時はＣＰ
Ｕ１０１からのアクセス要求を優先し、“０”の時はＡ
ＳＩＣ１０２のアクセス要求を優先し、さらにアクセス
がある毎にフリップフロップの内容を反転するという、
ラウンドロビン方式の調停としても実現することができ
る。
【００２６】ＣＰＵ１０１から主記憶１０３へのアクセ
スに伴うデータ転送は、外部キャッシュ１０４を介して
語単位で行われる。一方、ＡＳＩＣ１０２から主記憶１
０３へのアクセスに伴うデータ転送は、外部キャッシュ
１０４を介して複数語の単位で行われるので、主記憶１
０３から低速バス１０６を経由して転送する場合に比べ
て、同一の動作周波数でバンド幅を向上することができ
る。また、通常、外部キャッシュ１０４のアクセス速度
（レイテンシ）は主記憶１０３よりも速いので、さらに
バンド幅の向上が可能である。
スに伴うデータ転送は、外部キャッシュ１０４を介して
語単位で行われる。一方、ＡＳＩＣ１０２から主記憶１
０３へのアクセスに伴うデータ転送は、外部キャッシュ
１０４を介して複数語の単位で行われるので、主記憶１
０３から低速バス１０６を経由して転送する場合に比べ
て、同一の動作周波数でバンド幅を向上することができ
る。また、通常、外部キャッシュ１０４のアクセス速度
（レイテンシ）は主記憶１０３よりも速いので、さらに
バンド幅の向上が可能である。
【００２７】第１の実施例では、ＣＰＵ１０１とＡＳＩ
Ｃ１０２から主記憶１０３へのアクセス要求を、調停手
段１０５を用いて調停してから外部キャッシュ１０４に
与える場合について説明したが、上記２つのアクセス要
求を同時に受け付け可能な、２ポートの外部キャッシュ
を用いて調停手段を削除してもよい。
Ｃ１０２から主記憶１０３へのアクセス要求を、調停手
段１０５を用いて調停してから外部キャッシュ１０４に
与える場合について説明したが、上記２つのアクセス要
求を同時に受け付け可能な、２ポートの外部キャッシュ
を用いて調停手段を削除してもよい。
【００２８】図２は、本発明の第２の実施例の構成を示
す図である。図２を参照すると、本発明の第２の実施例
は、タグ２０６と、状態ビット２０４と、所有ビット２
０５を含むタグメモリ２０１と、データメモリ２０２を
含む外部キャッシュ２０３と、を含んで構成される。
す図である。図２を参照すると、本発明の第２の実施例
は、タグ２０６と、状態ビット２０４と、所有ビット２
０５を含むタグメモリ２０１と、データメモリ２０２を
含む外部キャッシュ２０３と、を含んで構成される。
【００２９】状態ビット２０４は、データメモリ２０２
の当該ラインが図１の主記憶１０３の対応する位置の内
容と同一であるか否かを示し、従来のライトバックキャ
ッシュと同様である。
の当該ラインが図１の主記憶１０３の対応する位置の内
容と同一であるか否かを示し、従来のライトバックキャ
ッシュと同様である。
【００３０】また所有ビット２０５は、データメモリ２
０２の当該ラインがＡＳＩＣ１０２で使用されているか
否かを示し、ＡＳＩＣ１０２が使用中の場合はＣＰＵ１
０１の当該ラインの使用を禁止し、ＡＳＩＣ１０２の使
用が完了した時点でＣＰＵ１０１に当該ラインの使用を
許可する排他制御が可能な構成である。
０２の当該ラインがＡＳＩＣ１０２で使用されているか
否かを示し、ＡＳＩＣ１０２が使用中の場合はＣＰＵ１
０１の当該ラインの使用を禁止し、ＡＳＩＣ１０２の使
用が完了した時点でＣＰＵ１０１に当該ラインの使用を
許可する排他制御が可能な構成である。
【００３１】このように、排他制御を、外部キャッシュ
１０２のタグを用いて行うので、主記憶１０３を用いて
行うより高速である。
１０２のタグを用いて行うので、主記憶１０３を用いて
行うより高速である。
【００３２】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００３３】（１）本発明の第１の効果は、ＡＳＩＣへ
のデータ供給を、主記憶から語単位で行うのではなく、
外部キャッシュのライン幅単位（通常複数語単位）で行
っているので、主記憶から供給する場合に比べて同一の
動作周波数でバンド幅を向上することができる、という
ことである。例えば、キャッシュライン幅を４語とする
と、同一周波数で最大４倍のバンド幅を得ることが可能
である。
のデータ供給を、主記憶から語単位で行うのではなく、
外部キャッシュのライン幅単位（通常複数語単位）で行
っているので、主記憶から供給する場合に比べて同一の
動作周波数でバンド幅を向上することができる、という
ことである。例えば、キャッシュライン幅を４語とする
と、同一周波数で最大４倍のバンド幅を得ることが可能
である。
【００３４】（２）本発明の第２の効果は、通常、外部
キャッシュのアクセス速度（レインテンシ）は主記憶よ
りも速いので、さらにバンド幅を向上することが可能で
ある、ということである。例えば同期型ＳＲＡＭを用い
た外部キャッシュのレイテンシは１０ｎｓ程度であり、
主記憶に同期型ＤＲＡＭを用いたとしても６０ｎｓ程度
である。
キャッシュのアクセス速度（レインテンシ）は主記憶よ
りも速いので、さらにバンド幅を向上することが可能で
ある、ということである。例えば同期型ＳＲＡＭを用い
た外部キャッシュのレイテンシは１０ｎｓ程度であり、
主記憶に同期型ＤＲＡＭを用いたとしても６０ｎｓ程度
である。
【００３５】（３）本発明の第３の効果は、ＣＰＵとＡ
ＳＩＣが同一の記憶領域をアクセスする可能性の検出を
主記憶上で行うのではなく、外部キャッシュのタグを用
いて行うので、より高速な排他制御が可能である、とい
うことである。
ＳＩＣが同一の記憶領域をアクセスする可能性の検出を
主記憶上で行うのではなく、外部キャッシュのタグを用
いて行うので、より高速な排他制御が可能である、とい
うことである。
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第２の実施例を説明するための図であ
り、外部キャッシュとそのアクセス方式を説明する図で
ある。
り、外部キャッシュとそのアクセス方式を説明する図で
ある。
【図３】従来の第１の方式の構成を示す図である。
【図４】従来の第２の方式の構成を示す図である。
【図５】従来の第３の方式の構成を示す図である。
１０１、４０３、５０３ ＣＰＵ １０２、４０２、５０２ ＡＳＩＣ １０３、４０４、５０４ 主記憶 １０４、２０３、４０５、５０５ 外部キャッシュ １０５ 調停手段 １０６、４０６、５０６ 低速バス ２０１ タグメモリ ２０２ データメモリ ２０４ 状態ビット ２０５ 所有ビット ３０１ キャッシュまたは主記憶 ３０２ レジスタファイル ３０３ 浮動小数点加算器 ３０４ 浮動小数点乗算器 ３０５ 画像処理演算器 ４０１、５０１ チップセット ４０７ 専用メモリ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−242429（ＪＰ，Ａ) 特開 平３−42745（ＪＰ，Ａ) 特開 平３−42744（ＪＰ，Ａ) 特開 平７−191908（ＪＰ，Ａ) 特開 平４−373025（ＪＰ，Ａ) 特開 平５−165641（ＪＰ，Ａ) 特開 昭61−262922（ＪＰ，Ａ) 特開 平５−88966（ＪＰ，Ａ) 特開 昭55−6633（ＪＰ，Ａ) 特開 平４−347749（ＪＰ，Ａ) 特開 平３−78071（ＪＰ，Ａ) 特開 平６−35866（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 - 12/12 G06F 12/00 560 - 12/06 G06F 15/16 - 15/177 G06F 17/16 G06T 1/60
Claims (3)
- 【請求項１】ＣＰＵと、特定応用に関する処理を高速化
するために設けられたＡＳＩＣ（ａｐｐｌｉｃａｔｉｏ
ｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒ
ｃｕｉｔ）と、が、主記憶に格納されたデータを共有す
る構成を有する計算機において、 外部キャッシュと前記主記憶とを低速のデータバスで接
続し、 前記外部キャッシュの第１のデータ出力と前記ＣＰＵの
データ入力とを語単位のデータ転送幅で接続し、 前記外部キャッシュの第２のデータ出力と前記ＡＳＩＣ
のデータ入力とを前記外部キャッシュのライン幅で指定
される複数語単位のデータ転送幅で接続し、 前記ＣＰＵ及び前記ＡＳＩＣからの前記主記憶へのアク
セス要求は、直接に、又は、調停手段によって調停され
て、前記外部キャッシュに与えられる、ように構成した
ことを特徴とする計算機。 - 【請求項２】前記外部キャッシュが、タグメモリと、デ
ータメモリと、を含んで構成され、 前記タグメモリのラインに対応するデータメモリのライ
ンが、前記ＣＰＵに対してアクセスを許可されたライン
か、前記ＡＳＩＣに対してアクセスを許可されたライン
かを区別する所有ビットと、 前記ラインが前記主記憶の対応する位置のデータと一致
するか否かを区別する状態ビットと、 対応する前記主記憶のアドレスの一部であるタグデータ
と、 を含むことを特徴とする請求項１記載の計算機。 - 【請求項３】前記ＡＳＩＣが使用するデータを、前記Ａ
ＳＩＣまたは前記ＣＰＵが前記主記憶から前記外部キャ
ッシュの特定ラインに転送し、該ラインの前記所有ビッ
トを前記ＡＳＩＣが所有している状態に変更する手段
と、 前記ＡＳＩＣが前記ラインの使用を完了した時点で、前
記ラインの前記所有ビットを、前記ＣＰＵが所有してい
る状態に戻し、前記ＣＰＵの前記ラインへのアクセスを
許可する手段と、 前記ＣＰＵが前記ラインへのアクセスを行う際に、前記
所有ビットを検査することによって、前記ＣＰＵが当該
ラインへアクセス可能かを判断する手段と、 を備え、前記ＣＰＵと前記ＡＳＩＣが前記主記憶への排
他制御を行う、 ことを特徴とする請求項２記載の計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08741597A JP3204157B2 (ja) | 1997-03-21 | 1997-03-21 | 計算機のデータ供給方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08741597A JP3204157B2 (ja) | 1997-03-21 | 1997-03-21 | 計算機のデータ供給方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10269166A JPH10269166A (ja) | 1998-10-09 |
| JP3204157B2 true JP3204157B2 (ja) | 2001-09-04 |
Family
ID=13914256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08741597A Expired - Fee Related JP3204157B2 (ja) | 1997-03-21 | 1997-03-21 | 計算機のデータ供給方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3204157B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7831780B2 (en) * | 2005-06-24 | 2010-11-09 | Nvidia Corporation | Operating system supplemental disk caching system and method |
-
1997
- 1997-03-21 JP JP08741597A patent/JP3204157B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10269166A (ja) | 1998-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3698358B2 (ja) | 高速プロセッサシステム、これを使用する方法及び記録媒体 | |
| EP0646873B1 (en) | Single-chip microcomputer | |
| US7519774B2 (en) | Data processor having a memory control unit with cache memory | |
| US8037253B2 (en) | Method and apparatus for global ordering to insure latency independent coherence | |
| US7475190B2 (en) | Direct access of cache lock set data without backing memory | |
| WO1999016200A2 (en) | Intelligent data bus interface using multi-port memory | |
| US6751704B2 (en) | Dual-L2 processor subsystem architecture for networking system | |
| JP2004508634A (ja) | 分割トランザクション相互接続のスループットを改善するための中間バッファ制御 | |
| JPH09179780A (ja) | バースト可でキャッシュ不可のメモリアクセスを支援するマイクロプロセッサ装置 | |
| JPS5868286A (ja) | キヤツシユメモリおよびその作動方法 | |
| US7774513B2 (en) | DMA circuit and computer system | |
| JP2591502B2 (ja) | 情報処理システムおよびそのバス調停方式 | |
| JP3204157B2 (ja) | 計算機のデータ供給方式 | |
| US7254667B2 (en) | Data transfer between an external data source and a memory associated with a data processor | |
| US6799247B1 (en) | Remote memory processor architecture | |
| EP1285340B1 (en) | Shared bus interface for digital signal processor | |
| EP0795827B1 (en) | Memory device and method for accessing memories of the memory device | |
| JP2568017B2 (ja) | マイクロプロセッサ及びそれを使用したデータ処理システム | |
| KR100334298B1 (ko) | 기억 소자 | |
| JPH0351943A (ja) | 高速バスと低速バスのバスライン共用化方式 | |
| CN117435251A (zh) | 一种后量子密码算法处理器及其片上系统 | |
| CN114385529A (zh) | 直接记忆体存取控制器、使用其之电子装置以及操作其的方法 | |
| JP2000066946A (ja) | メモリコントローラ | |
| JPH07129519A (ja) | デュアルｃｐｕシステム | |
| JPH05324533A (ja) | デュアルポートメモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010529 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080629 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090629 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130629 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |