JPH09198360A - プロセス制御装置 - Google Patents
プロセス制御装置Info
- Publication number
- JPH09198360A JPH09198360A JP8006307A JP630796A JPH09198360A JP H09198360 A JPH09198360 A JP H09198360A JP 8006307 A JP8006307 A JP 8006307A JP 630796 A JP630796 A JP 630796A JP H09198360 A JPH09198360 A JP H09198360A
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- JP
- Japan
- Prior art keywords
- area
- process control
- sequence control
- cpu
- control unit
- Prior art date
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- Pending
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Abstract
(57)【要約】
【課題】 シーケンス制御アプリケーションの自由度を
おかさないで、プロセス制御の演算性能の向上、高速処
理を実現する。 【解決手段】 シーケンス制御部２のメモリ２２の任意
の位置に、データ共有部であるリード領域２２ａとライ
ト領域２２ｂを割り付け、リード領域２２ａにはシーケ
ンス制御部２のＣＰＵ２１が書込み、ライト領域２２ｂ
にはプログラム制御部３のＣＰＵ３１が書込み、シーケ
ンス制御部２とプログラム制御部３でリード領域２２ａ
とライト領域２２ｂのデータを共有する。
おかさないで、プロセス制御の演算性能の向上、高速処
理を実現する。 【解決手段】 シーケンス制御部２のメモリ２２の任意
の位置に、データ共有部であるリード領域２２ａとライ
ト領域２２ｂを割り付け、リード領域２２ａにはシーケ
ンス制御部２のＣＰＵ２１が書込み、ライト領域２２ｂ
にはプログラム制御部３のＣＰＵ３１が書込み、シーケ
ンス制御部２とプログラム制御部３でリード領域２２ａ
とライト領域２２ｂのデータを共有する。
Description
【０００１】
【発明の属する技術分野】この発明は、小型のプロセス
制御装置に関する。
制御装置に関する。
【０００２】
【従来の技術】従来、小型のプロセス制御装置として
は、シーケンス制御機能を持つボードと、プロセス制御
機能を持つボードをＰＬＣ（プログラマブル、ロジック
コントローラ）に組込んだものがある。
は、シーケンス制御機能を持つボードと、プロセス制御
機能を持つボードをＰＬＣ（プログラマブル、ロジック
コントローラ）に組込んだものがある。
【０００３】
【発明が解決しようとする課題】上記した従来の小型プ
ロセス制御装置は、シーケンス制御部とは別にプロセス
制御部も備えているが、プロセス制御部は完全に独立し
たものではなく、シーケンス制御ＣＰＵの能力に依存し
ている。したがって、プロセス制御の演算性能及び高速
処理に限界があった。
ロセス制御装置は、シーケンス制御部とは別にプロセス
制御部も備えているが、プロセス制御部は完全に独立し
たものではなく、シーケンス制御ＣＰＵの能力に依存し
ている。したがって、プロセス制御の演算性能及び高速
処理に限界があった。
【０００４】この発明は上記問題点に着目してなされた
ものであって、プロセス制御を独立構成し、シーケンス
制御アプリケーションの自由度をおかさないで、プロセ
ス制御の演算性能の向上及び高速処理を実現し得るプロ
セス制御装置を提供することを目的としている。
ものであって、プロセス制御を独立構成し、シーケンス
制御アプリケーションの自由度をおかさないで、プロセ
ス制御の演算性能の向上及び高速処理を実現し得るプロ
セス制御装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】この発明のプロセス制御
装置は、それぞれにＣＰＵ及びメモリを備えるシーケン
ス制御部とプロセス制御部を含むものにおいて、前記シ
ーケンス制御部のメモリにリード領域とライト領域を独
立して持つデータ共有部を設け、かつリード領域には前
記シーケンス制御部のＣＰＵが、またライト領域には前
記プロセス制御部のＣＰＵが、それぞれアクセス可能に
構成している。
装置は、それぞれにＣＰＵ及びメモリを備えるシーケン
ス制御部とプロセス制御部を含むものにおいて、前記シ
ーケンス制御部のメモリにリード領域とライト領域を独
立して持つデータ共有部を設け、かつリード領域には前
記シーケンス制御部のＣＰＵが、またライト領域には前
記プロセス制御部のＣＰＵが、それぞれアクセス可能に
構成している。
【０００６】このプロセス制御装置では、シーケンス制
御部のメモリのデータ共有部であるリード領域への書込
みは、シーケンス制御部のＣＰＵによってなされ、シー
ケンス制御部のメモリのライト領域への書込みは、プロ
セス制御部のＣＰＵによってなされる。プロセス制御部
は、独立した周期でデータ共有部のリード領域のデータ
を読出し、所定の演算を行い、その結果をデータ共有部
のライト領域に書込むことになる。
御部のメモリのデータ共有部であるリード領域への書込
みは、シーケンス制御部のＣＰＵによってなされ、シー
ケンス制御部のメモリのライト領域への書込みは、プロ
セス制御部のＣＰＵによってなされる。プロセス制御部
は、独立した周期でデータ共有部のリード領域のデータ
を読出し、所定の演算を行い、その結果をデータ共有部
のライト領域に書込むことになる。
【０００７】
【発明の実施の形態】以下、実施の形態により、この発
明をさらに詳細に説明する。図１は、この発明の一実施
形態プロセス制御装置の概略構成を示すブロック図であ
る。このプロセス制御装置は、互いに内部バス１を介し
て接続されるシーケンス制御部２と、プロセス制御部３
と、入出力部４、５とを備えている。
明をさらに詳細に説明する。図１は、この発明の一実施
形態プロセス制御装置の概略構成を示すブロック図であ
る。このプロセス制御装置は、互いに内部バス１を介し
て接続されるシーケンス制御部２と、プロセス制御部３
と、入出力部４、５とを備えている。
【０００８】シーケンス制御部２は、ＣＰＵ２１とメモ
リ２２を備えており、プロセス制御部３もシーケンス制
御部２とは独立してＣＰＵ３１とメモリ３２を備えてい
る。シーケンス制御部２のメモリ２２は、ユーザ領域２
２ｃを持ち、シーケンス制御を行うため、ユーザがアプ
リケーションにより自由に使用し得る空間を有してい
る。また、ユーザ領域２２ｃの他に、データ共有部とし
てリード領域２２ａとライト領域２２ｂが独立して設け
られている。このリード領域２２ａ、ライト領域２２ｂ
は、位置を自由に設定可能にしている。このように自由
に任意の位置に設定可能にしているので、シーケンス制
御部２のアプリケーションの自由度が損なわれることは
ない。
リ２２を備えており、プロセス制御部３もシーケンス制
御部２とは独立してＣＰＵ３１とメモリ３２を備えてい
る。シーケンス制御部２のメモリ２２は、ユーザ領域２
２ｃを持ち、シーケンス制御を行うため、ユーザがアプ
リケーションにより自由に使用し得る空間を有してい
る。また、ユーザ領域２２ｃの他に、データ共有部とし
てリード領域２２ａとライト領域２２ｂが独立して設け
られている。このリード領域２２ａ、ライト領域２２ｂ
は、位置を自由に設定可能にしている。このように自由
に任意の位置に設定可能にしているので、シーケンス制
御部２のアプリケーションの自由度が損なわれることは
ない。
【０００９】また、シーケンス制御部２のメモリ２２
は、アクセススピードを向上するため、各領域は一連の
ブロックとなっている。さらに、リード領域２２ａ、ラ
イト領域２２ｂはいずれも内部、外部の入出力領域とし
て分割することにより、オペレータからの設定等が容易
に行えるようになっている。分割の具体例を図２、図３
に示す。
は、アクセススピードを向上するため、各領域は一連の
ブロックとなっている。さらに、リード領域２２ａ、ラ
イト領域２２ｂはいずれも内部、外部の入出力領域とし
て分割することにより、オペレータからの設定等が容易
に行えるようになっている。分割の具体例を図２、図３
に示す。
【００１０】図２は、リード領域２２ａの分割具体例を
示し、ＡＩ（内部アナログ入力）、ＡＧＥＴ（外部アナ
ログ入力）、ＤＩ（内部ディジタル入力）、ＤＧＥＴ
（外部ディジタル入力）に分割されている。図３は、ラ
イト領域２２ｂの分割具体例を示し、ＡＯ（内部アナロ
グ出力）、ＡＰＵＴ（外部アナログ出力）、ＤＯ（内部
ディジタル出力）、ＤＰＵＴ（外部ディジタル出力）に
分割されている。
示し、ＡＩ（内部アナログ入力）、ＡＧＥＴ（外部アナ
ログ入力）、ＤＩ（内部ディジタル入力）、ＤＧＥＴ
（外部ディジタル入力）に分割されている。図３は、ラ
イト領域２２ｂの分割具体例を示し、ＡＯ（内部アナロ
グ出力）、ＡＰＵＴ（外部アナログ出力）、ＤＯ（内部
ディジタル出力）、ＤＰＵＴ（外部ディジタル出力）に
分割されている。
【００１１】このプロセス制御装置では、入出力部４、
５へのＩ／Ｏ入出力は、すべてシーケンス制御部２のＣ
ＰＵ２１の管理下に置かれている。すなわち、シーケン
ス制御部２は、メモリ２２のユーザ領域２２ｃに設定さ
れたアプリケーションに沿って、Ｉ／Ｏを入出力、デー
タ比較、計算を行う。さらに、プロセス制御に必要なデ
ータをメモリ２２の共有データ部であるリード領域２２
ａへの書込み、ライト領域２２ｂから読出しを行う。
５へのＩ／Ｏ入出力は、すべてシーケンス制御部２のＣ
ＰＵ２１の管理下に置かれている。すなわち、シーケン
ス制御部２は、メモリ２２のユーザ領域２２ｃに設定さ
れたアプリケーションに沿って、Ｉ／Ｏを入出力、デー
タ比較、計算を行う。さらに、プロセス制御に必要なデ
ータをメモリ２２の共有データ部であるリード領域２２
ａへの書込み、ライト領域２２ｂから読出しを行う。
【００１２】プロセス制御部３では、ＣＰＵ３１がシー
ケンス制御部２のＣＰＵ２１とは非周期的に、共有デー
タを読込み、プロセス制御用のアプリケーションに沿っ
て、演算を行い、その結果を共有データ部のライト領域
２２ｂに書込む。また、リード領域２２ａについては、
シーケンス制御部２のＣＰＵ２１のみが、ライト領域２
２ｂについては、プロセス制御部３のＣＰＵ３１のみが
書込めるようにしている。これにより、シーケンス制御
部２とプロセス制御部３は、それぞれ独立に、しかも同
期してなくても確実に動作する。
ケンス制御部２のＣＰＵ２１とは非周期的に、共有デー
タを読込み、プロセス制御用のアプリケーションに沿っ
て、演算を行い、その結果を共有データ部のライト領域
２２ｂに書込む。また、リード領域２２ａについては、
シーケンス制御部２のＣＰＵ２１のみが、ライト領域２
２ｂについては、プロセス制御部３のＣＰＵ３１のみが
書込めるようにしている。これにより、シーケンス制御
部２とプロセス制御部３は、それぞれ独立に、しかも同
期してなくても確実に動作する。
【００１３】
【発明の効果】この発明によれば、シーケンス制御部の
メモリにリード領域とライト領域を独立して持つデータ
共有部を設け、かつリード領域には前記シーケンス制御
部のＣＰＵが、またライト領域には前記プロセス制御部
のＣＰＵが、それぞれアクセス可能に構成しているの
で、プロセス制御用のＣＰＵは、演算処理に集中でき、
高性能な演算、かつ高速な処理が可能となる。その上、
シーケンス制御部を用いることで、安価なシステムを実
現できる。
メモリにリード領域とライト領域を独立して持つデータ
共有部を設け、かつリード領域には前記シーケンス制御
部のＣＰＵが、またライト領域には前記プロセス制御部
のＣＰＵが、それぞれアクセス可能に構成しているの
で、プロセス制御用のＣＰＵは、演算処理に集中でき、
高性能な演算、かつ高速な処理が可能となる。その上、
シーケンス制御部を用いることで、安価なシステムを実
現できる。
【図１】この発明の一実施形態プロセス制御装置の概略
構成を示すブロック図である。
構成を示すブロック図である。
【図２】同実施形態プロセス制御装置のシーケンス制御
部のメモリのリード領域のデータの領域分割を示す図で
ある。
部のメモリのリード領域のデータの領域分割を示す図で
ある。
【図３】同実施形態プロセス制御装置のシーケンス制御
部のメモリのライト領域のデータの領域分割を説明する
図である。
部のメモリのライト領域のデータの領域分割を説明する
図である。
２ シーケンス制御部 ３ プロセス制御部 ２１ シーケンス制御用のＣＰＵ ２２ シーケンス制御用のメモリ ２２ａ リード領域 ２２ｂ ライト領域 ３１ プロセス制御用のＣＰＵ
Claims (1)
- 【請求項１】それぞれにＣＰＵ及びメモリを備えるシー
ケンス制御部とプロセス制御部を含むプロセス制御装置
において、 前記シーケンス制御部のメモリにリード領域とライト領
域を独立して持つデータ共有部を設け、かつリード領域
には前記シーケンス制御部のＣＰＵが、またライト領域
には前記プロセス制御部のＣＰＵが、それぞれアクセス
可能に構成したことを特徴とするプロセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8006307A JPH09198360A (ja) | 1996-01-18 | 1996-01-18 | プロセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8006307A JPH09198360A (ja) | 1996-01-18 | 1996-01-18 | プロセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09198360A true JPH09198360A (ja) | 1997-07-31 |
Family
ID=11634725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8006307A Pending JPH09198360A (ja) | 1996-01-18 | 1996-01-18 | プロセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09198360A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018074590A1 (ja) * | 2016-10-21 | 2018-04-26 | 株式会社東芝 | コントローラ |
| US11505223B2 (en) | 2016-08-19 | 2022-11-22 | Kabushiki Kaisha Toshiba | Train position detection apparatus and method |
-
1996
- 1996-01-18 JP JP8006307A patent/JPH09198360A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11505223B2 (en) | 2016-08-19 | 2022-11-22 | Kabushiki Kaisha Toshiba | Train position detection apparatus and method |
| WO2018074590A1 (ja) * | 2016-10-21 | 2018-04-26 | 株式会社東芝 | コントローラ |
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