JPH0514302B2 - - Google Patents
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- Publication number
- JPH0514302B2 JPH0514302B2 JP60295471A JP29547185A JPH0514302B2 JP H0514302 B2 JPH0514302 B2 JP H0514302B2 JP 60295471 A JP60295471 A JP 60295471A JP 29547185 A JP29547185 A JP 29547185A JP H0514302 B2 JPH0514302 B2 JP H0514302B2
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic
- arithmetic unit
- data processing
- units
- processing device
- Prior art date
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- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 4
- 239000002699 waste material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
技術分野
本発明はデータ処理装置に関し、特にベクトル
データの各エレメントを並列処理するデータ処理
装置に関するものである。
データの各エレメントを並列処理するデータ処理
装置に関するものである。
従来技術
従来、この種のデータ処理装置は第３図に示す
如き構成となつている。図において、１００〜１
０３は第１〜第４の演算ユニツトであり、２００
はデータアライン回路であつて各演算ユニツトに
夫々対応したデータ選択回路２１０〜２１３から
なつている。６００〜６０３は各演算ユニツトへ
の入力データパスであつて互いに対応する選択回
路と演算ユニツトとを連結するものである。６１
０〜６１３は各演算ユニツトからの出力データパ
スであり、入力データと共にデータアライン回路
２００への入力となつている。４００は演算ユニ
ツトとデータアライン回路との動作制御を行う制
御回路であり、外部よりの命令に応じてこれ等の
制御を行うものである。
如き構成となつている。図において、１００〜１
０３は第１〜第４の演算ユニツトであり、２００
はデータアライン回路であつて各演算ユニツトに
夫々対応したデータ選択回路２１０〜２１３から
なつている。６００〜６０３は各演算ユニツトへ
の入力データパスであつて互いに対応する選択回
路と演算ユニツトとを連結するものである。６１
０〜６１３は各演算ユニツトからの出力データパ
スであり、入力データと共にデータアライン回路
２００への入力となつている。４００は演算ユニ
ツトとデータアライン回路との動作制御を行う制
御回路であり、外部よりの命令に応じてこれ等の
制御を行うものである。
かかる構成において、ベクトルデータの並列処
理が行われるが、この場合すべての演算ユニツト
に対して同一の動作指令を制御回路により与え、
ベクトルデータの各エレメントを個々の演算ユニ
ツトへ夫々振り分けて演算を行わせることによ
り、高速データ処理を可能としている。
理が行われるが、この場合すべての演算ユニツト
に対して同一の動作指令を制御回路により与え、
ベクトルデータの各エレメントを個々の演算ユニ
ツトへ夫々振り分けて演算を行わせることによ
り、高速データ処理を可能としている。
上述した従来のデータ処理装置においては、多
数の演算ユニツトを同時に動作させることにより
高速のベクトルデータの処理を可能としており、
よつて演算ユニツトの数が多ければ多い程高速デ
ータ処理が可能となる。しかしながら、その反
面、処理すべきベクトルのエレメント数が少ない
場合には、多数の演算ユニツトのうち一部しか使
用されないので、残余の演算ユニツトは無駄とな
るという欠点がある。そこで、演算ユニツトを少
なくするとベクトルエレメント数の増大に対処で
きず、高速データ処理が困難となるという欠点が
ある。
数の演算ユニツトを同時に動作させることにより
高速のベクトルデータの処理を可能としており、
よつて演算ユニツトの数が多ければ多い程高速デ
ータ処理が可能となる。しかしながら、その反
面、処理すべきベクトルのエレメント数が少ない
場合には、多数の演算ユニツトのうち一部しか使
用されないので、残余の演算ユニツトは無駄とな
るという欠点がある。そこで、演算ユニツトを少
なくするとベクトルエレメント数の増大に対処で
きず、高速データ処理が困難となるという欠点が
ある。
発明の目的
本発明は上記従来のものの欠点を解決すべくな
されたものであつて、その目的とするところは、
高速データ処理が可能でかつ演算ユニツトの無駄
をなくしたデータ処理装置を提供することにあ
る。
されたものであつて、その目的とするところは、
高速データ処理が可能でかつ演算ユニツトの無駄
をなくしたデータ処理装置を提供することにあ
る。
発明の構成
本発明によるデータ処理装置は、複数個の演算
ユニツトと、これ等演算ユニツトに夫々対応して
設けられ各対応演算ユニツトに対して必要入力デ
ータを選択して供給する入力選択回路とを有する
データ処理装置であつて、互いに対応する演算ユ
ニツトと選択回路との対を１組とし、これ等組を
１組以上含む複数群に分割し、これ等複数群の
夫々に対して所望の命令を与えることにより、前
記複数群の演算動作の種類を夫々制御自在として
なることを特徴としている。
ユニツトと、これ等演算ユニツトに夫々対応して
設けられ各対応演算ユニツトに対して必要入力デ
ータを選択して供給する入力選択回路とを有する
データ処理装置であつて、互いに対応する演算ユ
ニツトと選択回路との対を１組とし、これ等組を
１組以上含む複数群に分割し、これ等複数群の
夫々に対して所望の命令を与えることにより、前
記複数群の演算動作の種類を夫々制御自在として
なることを特徴としている。
実施例
以下、図面を用いて本発明の実施例を説明す
る。
る。
第１図は本発明の実施例のブロツク図であり、
第３図と同等部分は同一符号により示している。
本例では、第１の演算ユニツト１００とこれと対
応する選択回路２１０とを１対とする第１組、ま
た第２の演算ユニツト１０１とこれと対応する選
択回路２１１とを１対とする第２組の両組を１群
３００としている。そして、第３の演算ユニツト
１０２とこれと対応する選択回路２１２とを１対
とする第３組、また第４の演算ユニツト１０３と
これと対応する選択回路２１３とを１組とする第
４の両組を他の群３０１としている。
第３図と同等部分は同一符号により示している。
本例では、第１の演算ユニツト１００とこれと対
応する選択回路２１０とを１対とする第１組、ま
た第２の演算ユニツト１０１とこれと対応する選
択回路２１１とを１対とする第２組の両組を１群
３００としている。そして、第３の演算ユニツト
１０２とこれと対応する選択回路２１２とを１対
とする第３組、また第４の演算ユニツト１０３と
これと対応する選択回路２１３とを１組とする第
４の両組を他の群３０１としている。
第１群３００は命令選択回路（制御回路）４０
０により制御信号パス７００を介して命令が供給
される。また第２群３０１は命令選択回路４０１
により制御信号パス７０１を介して命令が供給さ
れる。命令選択回路４００及び４０１は共に外部
よりの命令１及び選択信号５００を受け、また命
令選択回路４０１はそれ以外に命令２を受けるよ
うになつている。
０により制御信号パス７００を介して命令が供給
される。また第２群３０１は命令選択回路４０１
により制御信号パス７０１を介して命令が供給さ
れる。命令選択回路４００及び４０１は共に外部
よりの命令１及び選択信号５００を受け、また命
令選択回路４０１はそれ以外に命令２を受けるよ
うになつている。
当該選択信号５００は動作モードフラグであ
り、このフラグが“０”のとき同時動作モードで
あることを示しており、両制御回路４００及び４
０１は命令１を受信してすべての演算ユニツト１
００〜１０３に対して同一の演算動作を行わせか
つ命令１で指示される内容の演算動作を行わせる
のである。この状態は第３図に示した従来例と同
様な状態であり、ベクトルデータの各エレメント
の同時並行処理が可能である。
り、このフラグが“０”のとき同時動作モードで
あることを示しており、両制御回路４００及び４
０１は命令１を受信してすべての演算ユニツト１
００〜１０３に対して同一の演算動作を行わせか
つ命令１で指示される内容の演算動作を行わせる
のである。この状態は第３図に示した従来例と同
様な状態であり、ベクトルデータの各エレメント
の同時並行処理が可能である。
選択信号５００である動作モードフラグが
“１”の場合、制御回路４００は命令１を受信し、
他の制御回路４０１は命令２を受信するように制
御される。これにより、第１群３００に属する演
算ユニツト１００，１０１は命令１に指示される
演算動作を行い、第２群３０１の演算ユニツト１
０２，１０３は命令２に指示される演算動作を行
うのである。こうすることにより、ベクトルデー
タのエレメント数が少ない場合にも、残余の演算
ユニツトを別の演算処理動作に用いることが可能
となり、無駄がなくなるものである。
“１”の場合、制御回路４００は命令１を受信し、
他の制御回路４０１は命令２を受信するように制
御される。これにより、第１群３００に属する演
算ユニツト１００，１０１は命令１に指示される
演算動作を行い、第２群３０１の演算ユニツト１
０２，１０３は命令２に指示される演算動作を行
うのである。こうすることにより、ベクトルデー
タのエレメント数が少ない場合にも、残余の演算
ユニツトを別の演算処理動作に用いることが可能
となり、無駄がなくなるものである。
第２図は本発明の他の実施例のブロツク図であ
り、第１、第３図と同等部分は同一符号により示
している。本例は各演算ユニツトからの出力デー
タを外部出力として導出するようにし、データア
ライン回路２００へ再入力してデータの並べ換え
等のデータ処理を行わない場合の例であり、ま
た、データ入力ラインを２系統とした場合の例で
ある。他の構成及び作用、動作については第１図
の例と同等である。
り、第１、第３図と同等部分は同一符号により示
している。本例は各演算ユニツトからの出力デー
タを外部出力として導出するようにし、データア
ライン回路２００へ再入力してデータの並べ換え
等のデータ処理を行わない場合の例であり、ま
た、データ入力ラインを２系統とした場合の例で
ある。他の構成及び作用、動作については第１図
の例と同等である。
上記各実施例においては、演算ユニツト及び選
択回路の数を４個とし、各群を２組づつとしてい
るが、かかる数値例はこれに限定されることな
く、種々の改変が可能であることは明白である。
択回路の数を４個とし、各群を２組づつとしてい
るが、かかる数値例はこれに限定されることな
く、種々の改変が可能であることは明白である。
発明の効果
叙上の如く、本発明によれば、演算ユニツト数
をエレメント数の大なる場合に対処し得るに十分
な値に設定したとしても、ベクトルデータのエレ
メント数が少ない場合にも未使用となる演算ユニ
ツトを他に有効に使用し得ることになるので、高
速データ処理能力を維持しつつ演算ユニツトの効
率的使用が可能となるという効果がある。
をエレメント数の大なる場合に対処し得るに十分
な値に設定したとしても、ベクトルデータのエレ
メント数が少ない場合にも未使用となる演算ユニ
ツトを他に有効に使用し得ることになるので、高
速データ処理能力を維持しつつ演算ユニツトの効
率的使用が可能となるという効果がある。
第１図及び第２図は本発明の各実施例のブロツ
ク図、第３図は従来のデータ処理装置のブロツク
図である。 主要部分の符号の説明、１００〜１０３……演
算ユニツト、２１０〜２１３……選択回路、３０
０，３０１……ユニツト群、４００，４０１……
制御回路。
ク図、第３図は従来のデータ処理装置のブロツク
図である。 主要部分の符号の説明、１００〜１０３……演
算ユニツト、２１０〜２１３……選択回路、３０
０，３０１……ユニツト群、４００，４０１……
制御回路。
Claims (1)
- １ 複数個の演算ユニツトと、これ等演算ユニツ
トに夫々対応して設けられ各対応演算ユニツトに
対して必要入力データを選択して供給する入力選
択回路とを有するデータ処理装置であつて、互い
に対応する演算ユニツトと選択回路との対を１組
とし、これ等組を１組以上含む第１および第２の
演算ユニツト群と、第１の切換え指示に応答して
これ等第１および第２の演算ユニツト群の夫々に
対して個別の命令を与え、第２の切換え指示に応
答してこれ等第１および第２の演算ユニツト群に
同一の命令を与える第１および第２の制御手段と
を有し、前記第１および第２の切換え指示によつ
て前記第１および第２の演算ユニツト群の演算動
作を夫々制御自在としてなることを特徴とするデ
ータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29547185A JPS62152071A (ja) | 1985-12-25 | 1985-12-25 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29547185A JPS62152071A (ja) | 1985-12-25 | 1985-12-25 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62152071A JPS62152071A (ja) | 1987-07-07 |
| JPH0514302B2 true JPH0514302B2 (ja) | 1993-02-24 |
Family
ID=17821023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29547185A Granted JPS62152071A (ja) | 1985-12-25 | 1985-12-25 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62152071A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0354665A (ja) * | 1989-07-21 | 1991-03-08 | Koufu Nippon Denki Kk | ベクトル処理装置 |
| JPH03273358A (ja) * | 1990-03-22 | 1991-12-04 | Koufu Nippon Denki Kk | ベクトル処理装置 |
| US7383427B2 (en) * | 2004-04-22 | 2008-06-03 | Sony Computer Entertainment Inc. | Multi-scalar extension for SIMD instruction set processors |
| JPWO2010067522A1 (ja) * | 2008-12-11 | 2012-05-17 | 日本電気株式会社 | 演算ユニット、プロセッサ及び並列演算方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027984A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | デ−タ処理装置 |
| JPS6037064A (ja) * | 1983-04-25 | 1985-02-26 | クレイ リサーチ，インコーポレイテイド | 多重プロセッサデータ処理システム及びその操作方法 |
| JPS6061864A (ja) * | 1983-09-09 | 1985-04-09 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 並列ベクトル・プロセツサ |
-
1985
- 1985-12-25 JP JP29547185A patent/JPS62152071A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037064A (ja) * | 1983-04-25 | 1985-02-26 | クレイ リサーチ，インコーポレイテイド | 多重プロセッサデータ処理システム及びその操作方法 |
| JPS6027984A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | デ−タ処理装置 |
| JPS6061864A (ja) * | 1983-09-09 | 1985-04-09 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 並列ベクトル・プロセツサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62152071A (ja) | 1987-07-07 |
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