JPS635455A - バス接続方式 - Google Patents
バス接続方式Info
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- JPS635455A JPS635455A JP15007386A JP15007386A JPS635455A JP S635455 A JPS635455 A JP S635455A JP 15007386 A JP15007386 A JP 15007386A JP 15007386 A JP15007386 A JP 15007386A JP S635455 A JPS635455 A JP S635455A
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- JP
- Japan
- Prior art keywords
- bus
- slave
- devices
- master
- selector
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理装置の高速データ転送処理を実現
するマスタデバイスとスレーブデバイスとの間のバス接
続方式に関する。
するマスタデバイスとスレーブデバイスとの間のバス接
続方式に関する。
本発明は、データ処理装置のマスタデバイスとスレーブ
デバイスとの間のバス接続方式において、共通バスの他
に、マスタデバイスとスレーブデバイスとを直接接続す
るバイパス用バスを設け、セレクタにより共通バスとバ
イパス用バスとを切り換えて接続することにより、 共通バスが一組のマスタデバイスとスレーブデバイスと
に占有されても、他のマスタデバイスとスレーブデバイ
スとが、バイパス用バスを介してデータ転送が可能とな
り、全体として高速なデータ転送処理を行うことができ
るようにしたものである。
デバイスとの間のバス接続方式において、共通バスの他
に、マスタデバイスとスレーブデバイスとを直接接続す
るバイパス用バスを設け、セレクタにより共通バスとバ
イパス用バスとを切り換えて接続することにより、 共通バスが一組のマスタデバイスとスレーブデバイスと
に占有されても、他のマスタデバイスとスレーブデバイ
スとが、バイパス用バスを介してデータ転送が可能とな
り、全体として高速なデータ転送処理を行うことができ
るようにしたものである。
従来の共通バス上のデータ転送制御は、複数のマスタデ
バイスおよび複数のスレーブデバイスが一系統の共通バ
スを共有している場合には、各マスタデバイスとスレー
ブデバイスとが時分割でこの共通バスを使用している。
バイスおよび複数のスレーブデバイスが一系統の共通バ
スを共有している場合には、各マスタデバイスとスレー
ブデバイスとが時分割でこの共通バスを使用している。
ところが、このような従来のバス接続方式では、−組の
マスタデバイスとスレーブデバイスが共通バスを使用し
ていると、他のマスタデバイスとスレーブデバイスは、
それが終了するまで待たされることになり、高速なデー
タ転送処理を妨げる要因となる問題点があった。
マスタデバイスとスレーブデバイスが共通バスを使用し
ていると、他のマスタデバイスとスレーブデバイスは、
それが終了するまで待たされることになり、高速なデー
タ転送処理を妨げる要因となる問題点があった。
本発明は、このような従来の問題点を解決するもので、
データ処理装置の高速データ転送処理を実現するマスタ
デバイスとスレーブデバイスとの間のバス接続方式を提
供することを目的とする。
データ処理装置の高速データ転送処理を実現するマスタ
デバイスとスレーブデバイスとの間のバス接続方式を提
供することを目的とする。
Ｃ問題点を解決するための手段〕
本発明は、複数のマスタデバイスと複数のスレーブデバ
イスとを共通バスを介して接続するバス接続方式におい
て、上記マスタデバイスと上記スレーブデバイスとを接
続するバイパス用バスを設け、上記マスタデバイスと上
記スレーブデバイスとの間のデータ転送経路を上記共通
バスあるいは上記バイパス用バスのいずれかに切り換え
るセレクタを備えたことを特徴とする。
イスとを共通バスを介して接続するバス接続方式におい
て、上記マスタデバイスと上記スレーブデバイスとを接
続するバイパス用バスを設け、上記マスタデバイスと上
記スレーブデバイスとの間のデータ転送経路を上記共通
バスあるいは上記バイパス用バスのいずれかに切り換え
るセレクタを備えたことを特徴とする。
〔作 用〕
本発明は、マスタデバイスとスレーブデバイスとの間の
データ転送経路が、共通バスを介する経路か、あるいは
バイパス用バスを介する経路かをセレクタで切り換える
ことにより、共通バスが一組のマスタデバイスとスレー
ブデバイスとに占有されても、他のマスタデバイスとス
レーブデバイスとが、バイパス用バスを介してデータ転
送が可能となり、全体として高速なデータ転送処理を行
うことができる。
データ転送経路が、共通バスを介する経路か、あるいは
バイパス用バスを介する経路かをセレクタで切り換える
ことにより、共通バスが一組のマスタデバイスとスレー
ブデバイスとに占有されても、他のマスタデバイスとス
レーブデバイスとが、バイパス用バスを介してデータ転
送が可能となり、全体として高速なデータ転送処理を行
うことができる。
以下、本発明の実施例方式を図面に基づいて説明する。
図は、本発明の一実施例を示すブロック構成図である。
図において、共通バス１には、マスタデバイスＡ３とス
レーブデバイスＣ４が接続されるとともに、マスタデバ
イスＢ５はマスク側バスセレクタ７を介して接続され、
スレーブデバイスＤ６はスレーブ側バスセレクタ８を介
して接続される。さらに、マスク側パスセレクタ７とス
レーブ側パスセレクタ８とは、バイパス用バス９により
接続される。
レーブデバイスＣ４が接続されるとともに、マスタデバ
イスＢ５はマスク側バスセレクタ７を介して接続され、
スレーブデバイスＤ６はスレーブ側バスセレクタ８を介
して接続される。さらに、マスク側パスセレクタ７とス
レーブ側パスセレクタ８とは、バイパス用バス９により
接続される。
マスタデバイスＡ３は、スレーブデバイスＣ４と共通バ
ス１を介してデータ転送経路が形成され、スレーブデバ
イスＤ６とも共通バス１およびスレーブ側パスセレクタ
８を介してデータ転送経路が形成される。
ス１を介してデータ転送経路が形成され、スレーブデバ
イスＤ６とも共通バス１およびスレーブ側パスセレクタ
８を介してデータ転送経路が形成される。
マスタデバイスＢ５は、スレーブデバイスＣ４とマスク
側パスセレクタ７および共通バス１を介してデータ転送
経路が形成される。また、マスタデバイスＢ５とスレー
ブデバイスＤ６とのデータ転送経路は、マスク側パスセ
レクタ７、共通バス１およびスレーブ側パスセレクタ８
を介するデータ転送経路と、マスク側パスセレクタ７、
バイパス用バス９およびスレーブ側パスセレクタ８を介
するデータ転送経路との二通りがある。
側パスセレクタ７および共通バス１を介してデータ転送
経路が形成される。また、マスタデバイスＢ５とスレー
ブデバイスＤ６とのデータ転送経路は、マスク側パスセ
レクタ７、共通バス１およびスレーブ側パスセレクタ８
を介するデータ転送経路と、マスク側パスセレクタ７、
バイパス用バス９およびスレーブ側パスセレクタ８を介
するデータ転送経路との二通りがある。
マスタデバイスＡ３がスレーブデバイスＣ４との間でデ
ータ転送を行っているときには共通バス１が使用されて
いるが、バイパス用バス９は空き状態であるので、この
ときマスタデバイスＢ５はスレーブデバイスＤ６との間
で、このバイパス用バス９を介してデータ転送を行うこ
とができる。
ータ転送を行っているときには共通バス１が使用されて
いるが、バイパス用バス９は空き状態であるので、この
ときマスタデバイスＢ５はスレーブデバイスＤ６との間
で、このバイパス用バス９を介してデータ転送を行うこ
とができる。
ここで、共通バス１およびバイパス用バス９は、ともに
アドレスバスおよびデータバスを含み、セレクタ７．８
ではそれらを同時に切り換える構成である。
アドレスバスおよびデータバスを含み、セレクタ７．８
ではそれらを同時に切り換える構成である。
セレクタ７．８−の切り換えは、マスタデバイスＢ５あ
るいはスレーブデバイスＤ６から制御信号線（図示せず
）を介して出力される制御信号により行う構成とするか
、あるいはアドレスバスおよびデータバスに加えてコン
トロールバスを含み、このコントロールバスの制御情報
の入力により、セレクタ７．８を順次切り換える構成と
してもよい。
るいはスレーブデバイスＤ６から制御信号線（図示せず
）を介して出力される制御信号により行う構成とするか
、あるいはアドレスバスおよびデータバスに加えてコン
トロールバスを含み、このコントロールバスの制御情報
の入力により、セレクタ７．８を順次切り換える構成と
してもよい。
本発明は、以上説明したように、マスタデバイスとスレ
ーブデバイスとの間にバイパス用バスを設け、このバイ
パス用バスと共通バスとをセレクタにより切り換えて使
用することにより、パイパス用バスを使ったデータ転送
と共通バスを使ったデータ転送が同時に動作可能となり
、一系統のバス系においても高速なデータ転送処理がで
きる効果がある。
ーブデバイスとの間にバイパス用バスを設け、このバイ
パス用バスと共通バスとをセレクタにより切り換えて使
用することにより、パイパス用バスを使ったデータ転送
と共通バスを使ったデータ転送が同時に動作可能となり
、一系統のバス系においても高速なデータ転送処理がで
きる効果がある。
図は本発明の一実施例を示すブロック構成図。
１・・・共通バス、３・・・マスタデバイスＡ、４・・
・スレーブデバイスＣ，５・・・マスタデバイスＢ、６
・・・スレーブデバイスＤ、７・・・マスク側バスセレ
クタ、８・・・スレーブ側バスセレクタ、９・・・バイ
パス用バス。
・スレーブデバイスＣ，５・・・マスタデバイスＢ、６
・・・スレーブデバイスＤ、７・・・マスク側バスセレ
クタ、８・・・スレーブ側バスセレクタ、９・・・バイ
パス用バス。
Claims (1)
- （１）複数のマスタデバイス（３、５）と複数のスレー
ブデバイス（４、６）とを共通バス（１）を介して接続
するバス接続方式において、 上記マスタデバイスと上記スレーブデバイスとを接続す
るバイパス用バス（９）を設け、 上記マスタデバイスと上記スレーブデバイスとの間のデ
ータ転送経路を上記共通バスあるいは上記バイパス用バ
スのいずれかに切り換えるセレクタ（７、８）を備えた ことを特徴とするバス接続方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15007386A JPS635455A (ja) | 1986-06-25 | 1986-06-25 | バス接続方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15007386A JPS635455A (ja) | 1986-06-25 | 1986-06-25 | バス接続方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS635455A true JPS635455A (ja) | 1988-01-11 |
Family
ID=15488931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15007386A Pending JPS635455A (ja) | 1986-06-25 | 1986-06-25 | バス接続方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS635455A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2120152A1 (en) * | 2005-09-07 | 2009-11-18 | Sony Corporation | Bus system for the interconnection between processors and memories |
-
1986
- 1986-06-25 JP JP15007386A patent/JPS635455A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2120152A1 (en) * | 2005-09-07 | 2009-11-18 | Sony Corporation | Bus system for the interconnection between processors and memories |
| US8145851B2 (en) | 2005-09-07 | 2012-03-27 | Sony Corporation | Integrated device |
| US9400762B2 (en) | 2005-09-07 | 2016-07-26 | Sony Corporation | Integrated device with memory systems accessible via basic and bypass routes |
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