JPH0651955A - 浮動小数点演算機能を持つ情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】浮動小数点加減算処理でオーバフロートラップ
またはアンダフロートラップを避けるための精度チェッ
ク処理が簡単に且つ高速で行えるようにする。 【構成】ＣＰＵ１にフェッチされた命令がＦＱＡＤＤ命
令の場合、デコード回路１１から割込み禁止信号１８が
出力されると共に、浮動小数点加算器１４において浮動
小数点加算が行われ、その結果がレジスタファイル１２
内のレジスタＴに格納される。ここで演算エラーが発生
すると演算エラー信号１９が出力されるが、割込み禁止
信号１８によりＡＮＤ回路１５のゲートが閉じて、信号
１９が割込み発生回路１６に伝達されるのが禁止され
る。ＣＰＵ１では、レジスタＴの内容により、オーバフ
ロー、アンダフロー、正、負など演算結果タイプを判別
して、対応するビットパターンをレジスタＲに設定する
処理が行われ、同レジスタＲのパターンにより、オーバ
フローまたはアンダフローであるか否かが調べられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、浮動小数点演算機能
を持つ情報処理装置に関する。

【０００２】

【従来の技術】この種の情報処理装置において浮動小数
点加減算処理を行う際には、オーバフロートラップまた
はアンダーフロートラップの発生を避けるために、浮動
小数点データの精度チェックを行うことが必要となる。
ところが、その精度チェック処理でオーバフローまたは
アンダフローが起きる可能性があるため、結局、このよ
うな精度チェックはできなかった。この理由について具
体的に説明する。

【０００３】例えばＡ＋Ｂの浮動小数点加算結果がオー
バフローするか否かを調べるのに、従来は、浮動小数点
レジスタが保持できる値の最大値をＭＡＸとすると、Ｍ
ＡＸ−ＡとＢとを比較して、Ｂの方が大きいか否かをチ
ェックするようにしていた。もし、Ｂの方が大きいなら
ば、Ａ＋Ｂの浮動小数点加算でオーバフローが起きるこ
とが事前に判別できる。しかし、Ａが負の場合には、Ｍ
ＡＸ−Ａの演算においてオーバフロートラップが起こっ
てしまうため、精度チェックは行えない。そこで従来
は、このような状態でも精度チェックを可能とするため
に、その前に、Ａが負でないこと（非負）を調べるよう
にしていた。

【０００４】したがって、この従来方式では、Ａ＋Ｂの
浮動小数点加算処理に先立ち、Ａが非負であることをチ
ェックする処理と、ＭＡＸ−Ａの減算処理と、ＭＡＸ−
ＡとＢとを比較する比較処理とが行われることになる。

【０００５】以上はＡ−Ｂの浮動小数点減算処理につい
ても同様であり、浮動小数点レジスタが保持できる値の
最小値をＭＩＮとすると、ＭＩＮ＋ＢとＡとを比較し
て、Ａの方が小さいか否かをチェックすることにより、
Ａ−Ｂがアンダフローするか否かがチェックできる。但
し、Ｂが負の場合には、ＭＩＮ＋Ｂの演算においアンダ
ーフロートラップが起こってしまう。このため、その前
にＢが非負であることを調べる必要がある。

【０００６】この従来方式では、Ａ−Ｂの浮動小数点減
算処理に先立ち、Ｂが非負であることをチェックする処
理と、ＭＩＮ＋Ｂの加算処理と、ＭＩＮ＋ＢとＡとを比
較する比較処理とが行われることになる。

【０００７】また従来は、浮動小数点数の比較命令（Ｆ
ＣＭＰ命令）を実行するのに、専用のハードワイヤード
ロジックが必要となるため、このロジックの削減が要求
されていた。

【０００８】

【発明が解決しようとする課題】上記したように従来
は、Ａ＋Ｂの浮動小数点加算またはＡ−Ｂの浮動小数点
減算においてオーバフロートラップまたはアンダーフロ
ートラップが発生するのを避けるためには、被加数Ａま
たは減数Ｂが非負であることを調べ、しかる後にＭＡＸ
−Ａの減算処理またはＭＩＮ＋Ｂの加算処理を行い、そ
の処理結果（ＭＡＸ−ＡまたはＭＩＮ＋Ｂ）とＢまたは
Ａとを比較するためのテストが必要であり、高速処理が
困難であった。

【０００９】また従来は、ＭＡＸ−Ａの減算処理または
ＭＩＮ＋Ｂの加算処理でオーバフロートラップまたはア
ンダーフロートラップが起こって演算エラー割込みの要
因となるのを防ぐために、テスト（精度チェック）に際
してＰＳＷ（プログラムステータスワード）の割込み許
可／禁止ビットを操作して演算エラー割込み禁止モード
に設定することが行われていた。しかし、ＰＳＷの切り
替えには、プログラムの切り替えが伴うため、パイプラ
イン制御方式の情報処理装置では、パイプラインの流れ
が止まり、性能が低下するという問題があった。また従
来は、浮動小数点の比較のための浮動小数点比較命令の
実行に専用のハードワイヤードロジックが必要となる欠
点があった。

【００１０】この発明は上記事情に鑑みてなされたもの
でその目的は、浮動小数点加減算処理でオーバフロート
ラップまたはアンダフロートラップを避けるための精度
チェック処理が簡単に且つ高速で行える情報処理装置を
提供することにある。

【００１１】この発明の他の目的は、浮動小数点比較処
理が特定の浮動小数点減算命令を含む命令列により、浮
動小数点比較命令を用いずに行え、もって比較命令処理
のための専用のハードワイヤードロジックを不要にする
ことができる情報処理装置を提供することにある。

【００１２】この発明の更に他の目的は、比較の対象と
なる２つの浮動小数点数を用いた減算が必要な場合に、
特定の浮動小数点減算命令の結果を用いることにより、
その減算処理を不要とすることができる情報処理装置を
提供することにある。

【００１３】

【課題を解決するための手段】この発明の第１の構成
は、特定の浮動小数点加減算命令（特定の浮動小数点加
算命令であるＦＱＡＤＤ命令または特定の浮動小数点減
算命令であるＦＱＳＵＢ命令）の実行時には、演算エラ
ー割込みを禁止するための割込み禁止信号を出力する割
込み禁止信号出力手段と、上記割込み禁止信号により、
浮動小数点演算器で発生する演算エラーが割込み発生回
路に伝達されるのを禁止するゲート回路と、ＦＱＡＤＤ
命令またはＦＱＳＵＢ命令の指定する浮動小数点加算ま
たは減算が浮動小数点演算器で実行されることにより求
められた浮動小数点加算結果または減算結果の値から、
同結果がオーバフローまたはアンダフローとなっている
か否かを調べるテスト手段と、このテスト手段によって
オーバフローまたはアンダフローとなっていないことが
判別された場合に、上記の浮動小数点加算結果または減
算結果を指定の結果格納先に格納する手段とを備えたこ
とを特徴とするものである。

【００１４】また、この発明の第２の構成は、第１の浮
動小数点数Ａから第２の浮動小数点数Ｂを減じることを
指定する特定の浮動小数点減算命令（ＦＱＳＵＢ命令）
の実行時には、演算エラー割込みを禁止するための割込
み禁止信号を出力する割込み禁止信号出力手段と、上記
割込み禁止信号により、浮動小数点演算器で発生する演
算エラーが割込み発生回路に伝達されるのを禁止するゲ
ート回路と、ＦＱＳＵＢ命令の指定する浮動小数点減算
が浮動小数点演算器で実行されることにより求められた
浮動小数点減算結果の値から、第１の浮動小数点数と第
２の浮動小数点数の大小を調べるテスト手段とを備えた
ことを特徴とする。

【００１５】

【作用】上記の第１の構成においては、ＦＱＡＤＤ命令
またはＦＱＳＵＢ命令の実行時には、デコード回路によ
り割込み禁止信号が出力されゲート回路に供給される。
このゲート回路には、浮動小数点演算器でＦＱＡＤＤ命
令またはＦＱＳＵＢ命令等の浮動小数点加減算命令の指
定するＡ＋Ｂの浮動小数点加算またはＡ−Ｂの浮動小数
点減算が行われた結果、オーバフローまたはアンダフロ
ー等の演算エラーが発生した場合には、同浮動小数点演
算器から出力される演算エラー信号も供給される。ゲー
ト回路は、上記の割込み信号が真値の場合には、ゲート
を閉じて、浮動小数点演算器からの演算エラー信号が割
込み発生回路に伝達されるのを禁止する。これにより、
ＦＱＡＤＤ命令またはＦＱＳＵＢ命令による浮動小数点
加算または減算でオーバフローまたはアンダフローとな
って演算エラー信号が発生しても、割込み発生回路によ
り演算エラー割込みが起こされることはなく、オーバフ
ロートラップまたはアンダフロートラップが避けられ
る。これは、第２の構成におけるＦＱＳＵＢ命令の実行
時でも同様である。

【００１６】浮動小数点演算器による浮動小数点加減算
結果は、仮の結果格納先として指定されている浮動小数
点レジスタＴに格納される。テスト手段は、この浮動小
数点加減算結果の値を調べ、オーバフロー（＋∞）を示
す場合には第１のビットパターンを、アンダフロー（−
∞）を示す場合には第２のビットパターンを、固定小数
点レジスタＲに設定する。次にテスト手段は、レジスタ
Ｒに第１または第２のビットパターンが設定されている
か否かを調べることにより、浮動小数点加減算結果がオ
ーバフローまたはアンダフローとなっているか否かを判
別する。このテスト手段により、浮動小数点加減算結果
がオーバフローまたはアンダフローとなっていないこと
が判別された場合、レジスタＴの内容（浮動小数点加減
算結果）は、最終的な結果格納先として指定されている
浮動小数点レジスタＣに格納される。

【００１７】このように第１の構成によれば、オーバフ
ローまたはアンダフローのチェックを行いながらも、従
来のように、指定の浮動小数点加減算に先立ち、被加数
Ａまたは減数Ｂが非負であることを調べ、しかる後にＭ
ＡＸ−Ａの減算処理またはＭＩＮ＋Ｂの加算処理を行
い、その処理結果（ＭＡＸ−ＡまたはＭＩＮ＋Ｂ）とＢ
またはＡとを比較するといった、多くの処理時間を要す
るテスト処理が不要となるため、高速処理が可能とな
る。

【００１８】次に、上記の第２の構成においては、ＦＱ
ＳＵＢ命令の指定に応じて、浮動小数点演算器でＡ−Ｂ
の浮動小数点減算が行われ、その結果Ａ−Ｂは仮の結果
格納先として指定されている浮動小数点レジスタＴに格
納される。テスト手段は、この浮動小数点減算結果の値
を調べ、オーバフロー（＋∞）を示す場合には第１のビ
ットパターンを、アンダフロー（−∞）を示す場合には
第２のビットパターンを、正を示す場合には第３のビッ
トパターンを、負を示す場合には第４のビットパターン
を、ゼロを示す場合には第５のビットパターンを、固定
小数点レジスタＲに設定する。次にテスト手段は、レジ
スタＲに第１のビットパターン乃至第５のビットパター
ンのいずれが設定されているかにより、ＡとＢの大小を
調べる。即ちテスト手段は、例えばＡ＞Ｂの比較が指定
されているならば、Ａ−Ｂの値が正を示す第３のビット
パターンまたはオーバフローを示す第１のビットパター
ンが設定されているか否かにより、Ａ＞Ｂを判定し、Ａ
≧Ｂの比較が指定されているならば、Ａ−Ｂの値が正を
示す第３のビットパターン、オーバフローを示す第１の
ビットパターン、またはゼロを示す第５のビットパター
ンのいずれかが設定されているか否かにより、Ａ≧Ｂを
判定する。

【００１９】このように、第２の構成によれば、ＡとＢ
との浮動小数点比較処理を、ＦＱＳＵＢ命令を利用して
実現できるので、比較処理のための専用のハードワイヤ
ードロジックを不要とすることが可能となる。また、Ｆ
ＱＳＵＢ命令を用いているため、この処理以降に比較対
象となったＡとＢの減算（Ａ−Ｂ）を必要とする場合に
は、ＦＱＳＵＢ命令の実行結果を利用することができ、
したがってＡ−Ｂの減算処理を不要とすることが可能と
なる。

【００２０】

【実施例】図１はこの発明の一実施例に係る情報処理装
置の構成を示すブロック図である。

【００２１】図１において、１は装置の制御中枢を成す
ＣＰＵ、２はＣＰＵ１が実行する各種プログラム、デー
タ等を格納するための主記憶である。この主記憶２に
は、Ａ＋Ｂの浮動小数点加算のオーバフロー（またはア
ンダフロー）を事前にチェック可能とするプログラム２
１と、比較命令を用いずに浮動小数点比較処理を実現可
能とするプログラム２２か格納されている。なお、入出
力装置、表示装置、外部記憶装置などの周辺装置につい
ては、この発明に直接関係しないため省略されている。

【００２２】ＣＰＵ１は、デコード回路１１、レジスタ
ファイル１２、ＥＸＯＲ（排他的論理和）回路１３、浮
動小数点加算器１４、ＡＮＤ回路１５、および割込み発
生回路１６を有している。

【００２３】デコード回路１１は、主記憶２から取り出
された命令（命令コード）の解読、命令解読結果に基づ
くソースデータ読出し、命令解読結果に基づく浮動小数
点加算器１４等の制御、および浮動小数点加算器１４の
出力のレジスタファイル１２への書込み制御等を行う。
特に、主記憶２からの命令が、ソース浮動小数点レジス
タ指定フィールドｆｓ１，ｆｓ２およびデスティネーシ
ョン浮動小数点レジスタ指定フィールドｆｄを指定する
演算エラー割込み禁止浮動小数点加算命令（以下、ＦＱ
ＡＤＤ命令と称する）、または演算エラー割込み禁止浮
動小数点減算命令（以下、ＦＱＳＵＢ命令と称する）の
場合には、デコード回路１１は、演算モードを指定する
モード信号１７の他に、演算エラー割込み禁止を指定す
るための割込み禁止信号１８を出力する。

【００２４】レジスタファイル１２は、例えば３２ビッ
ト長の固定小数点レジスタの群と、３２ビット長の浮動
小数点レジスタ（単精度浮動小数点レジスタ）の群と、
６４ビット長の浮動小数点レジスタ（倍精度浮動小数点
レジスタ）の群とを含む。

【００２５】ＥＸＯＲ回路１３は、ＦＱＡＤＤ命令また
はＦＱＳＵＢ命令のフィールドｆ２の指定に応じてデコ
ード回路１１により取出された浮動小数点レジスタの内
容のサインビットＳをモード信号１７に応じてそのまま
或いは反転して出力する。

【００２６】浮動小数点加算器１４は、ＦＱＡＤＤ命令
またはＦＱＳＵＢ命令のフィールドｆｓ１の指定に応じ
てデコード回路１１により取出された浮動小数点レジス
タの内容と、ＥＸＯＲ回路１２によってサインビットが
そのまま或いは反転して出力された、フィールドｆｓ２
の指定する浮動小数点レジスタの内容との加算を行う。
浮動小数点加算器１４は、その加算結果が後述するよう
なノーマル（ＮＭＬ）以外となった場合に、演算エラー
信号１９を出力する。

【００２７】ＡＮＤ回路１５は、浮動小数点加算器１４
からの演算エラー信号１９が割込み発生回路１６に伝達
されるのをデコード回路１１からの割込み禁止信号１８
により制御する。割込み発生回路１６は、ＡＮＤ回路１
５の出力の状態に応じて演算エラー割込みを行う。図２
は、図１の情報処理装置で適用される浮動小数点数のフ
ォーマット（ここでは、ＩＥＥＥの浮動小数点数フォー
マット）を示す。

【００２８】まず、単精度の浮動小数点数は、図２
（ａ）に示すように、１ビットのサインビットＳ（ビッ
ト０）と、８ビットの指数部Ｅ（ビット１〜８）および
２３ビットの仮数部Ｍにより表現される。

【００２９】次に、倍精度の浮動小数点数は、図２
（ｂ）に示すように、１ビットのサインビットＳ（ビッ
ト０）と、１１ビットの指数部Ｅ（ビット１〜１１）お
よび５２ビットの仮数部Ｍにより表現される。

【００３０】図２のフォーマットでは、浮動小数点数の
値は、＋１．Ｍ×２^E （Ｓ＝０の場合）または−１．Ｍ
×２^E （Ｓ＝１の場合）となる。ここで指数部Ｅは、例
えば“０１１…１”で０、“１００…０”で１を表す。
したがって、例えばサインビットＳが“０”、指数部Ｅ
が“１００…０”、仮数部Ｍが“００…０”（オール
“０”）の浮動小数点数は、１．０×２¹ となり、２を
表す。

【００３１】さて、図２のフォーマットでは、サインビ
ットＳが“０”、指数部Ｅがオール“１”、仮数部Ｍが
オール“０”のときは＋∞を、サインビットＳが
“１”、指数部Ｅがオール“１”、仮数部Ｍがオール
“０”のときは−∞を表す。

【００３２】また、サインビットＳおよび指数部Ｅが上
記の＋∞または−∞と同様で、仮数部Ｍが“０”でない
ときは、非数（ＮａＮ）を表し、それ以外のときはノー
マル（ＮＭＬ）を表す。

【００３３】また、ノーマルのうちの＋０は、サインビ
ットＳが“０”、指数部Ｅおよび仮数部Ｍがオール
“０”のときであり、−０は、サインビットＳが
“１”、指数部Ｅおよび仮数部Ｍがオール“０”のとき
である。図３は図１に示す主記憶２に格納されているプ
ログラム２１の一例を（機械語ではなくアセンブリ言語
の形式で）示す。

【００３４】このプログラム２１は、［従来の技術］の
項で述べたような、Ａ＋Ｂの浮動小数点加算処理でオー
バフロートラップまたはアンダフロートラップを避ける
ための精度チェック処理を含むプログラムに代えて用い
られるものであり、ＦＱＡＤＤ命令と、ＦＴＥＳＴ命令
と、ＴＳＴＢＴ命令と、ＭＯＶ命令と、ＢＲ命令を含
む。

【００３５】図３中のＦＱＡＤＤ（Ａ，Ｂ，Ｔ）は、ソ
ース浮動小数点レジスタ指定フィールドｆｓ１の指定す
る浮動小数点レジスタＡの内容とソース浮動小数点レジ
スタ指定フィールドｆｓ２の指定する浮動小数点レジス
タＢの内容の加算を行って、その結果Ａ＋Ｂをデスティ
ネーション浮動小数点レジスタ指定フィールドｆｄの指
定する浮動小数点レジスタＴに格納することを指定する
演算エラー割込み禁止浮動小数点加算命令（ＦＱＡＤＤ
命令）である。もし、ＦＱＡＤＤ（Ａ，Ｂ，Ｔ）に代え
てＦＱＳＵＢ（Ａ，Ｂ，Ｔ）が用いられているならば、
浮動小数点レジスタＡの内容と浮動小数点レジスタＢの
内容の減算を行って、その結果Ａ−Ｂを浮動小数点レジ
スタＴに格納することが指定される。

【００３６】図３中のＦＴＥＳＴ（Ｔ，Ｒ）は、ソース
浮動小数点レジスタ指定フィールドｆｓの指定する浮動
小数点レジスタＴの内容（ここでは、Ａ＋Ｂの浮動小数
点加算の結果）が、正、負、ゼロ（０）、＋∞、−∞、
および非数（ＮａＮ）のいずれの演算結果タイプである
かをチェックして、その演算結果タイプに固有のビット
パターン、即ち浮動小数点レジスタＴの状態に固有のビ
ットパターン（ここでは５ビット）を、デスティネーシ
ョン固定小数点レジスタ指定フィールドｒｄの指定する
３２ビットの固定小数点レジスタＲ（の例えばビット２
７〜３１）に設定することを指定する命令（ＦＴＥＳＴ
命令）である。

【００３７】ここで、ＦＱＡＤＤ命令中のフィールドｆ
ｓ１，ｆｓ２で指定されるレジスタＡ，Ｂの内容のタイ
プ（−∞，ＮＭＬ，＋∞）と、ＦＱＡＤＤ命令中のフィ
ールドｆｄで指定されるレジスタＴに書込まれるＡ＋Ｂ
の加算結果のタイプ（−∞，ＮＭＬ，＋∞，ＮａＮ）の
関係を図４に示す。

【００３８】また、ＦＴＥＳＴ命令中のフィールドｒｄ
で指定される固定小数点レジスタＲ中のビットパターン
設定位置を図５（ａ）に、同命令中のフィールドｆｓで
指定される浮動小数点レジスタＴの状態（演算結果タイ
プ）と、固定小数点レジスタＲ中のビットパターンとの
関係を図５（ｂ）に示す。

【００３９】図５（ａ）に示すように、ビットパターン
は、∞（＋∞または−∞）であるか否かを示すＩビッ
ト、非数（ＮａＮ）であるか否かを示すＵビット、正で
あるか否かを示すＰビット、ゼロ（＋０または−０）で
あるか否かを示すＺビット、および負であるか否かを示
すＮビットの５ビットで構成され、レジスタＲのビット
２７〜３１に設定される。このビットパターンのＩビッ
ト、即ちレジスタＲのビット２７が“１”となるのは、
図５（ｂ）に示すように、浮動小数点レジスタＴの状態
が＋∞または−∞の場合だけである。また、ビットパタ
ーンのＰビット、即ちレジスタＲのビット２９が“１”
となるのは、図５（ｂ）に示すように、浮動小数点レジ
スタＴの状態が正または＋∞の場合だけである。

【００４０】図３中のＴＳＴＢＴ（Ｒ，１６）は、レジ
スタＲの３２ビットに対して１０進数値「１６」（即ち
３２ビットの２進数値“００…０１００００”）のマス
クパターンでマスクして、その結果の値が「０」でない
か否かをテストする、即ちレジスタＲのビット２７（Ｉ
ビット）の状態をテストする命令（ＴＳＴＢＴ命令）で
ある。

【００４１】図３中のＢＲＴ（Ｌ１）は、ＴＳＴＢＴ命
令の結果、テスト条件成立（ここでは、レジスタＲのビ
ット２７が“１”）であれば、アドレスＬ１の命令に分
岐し、テスト条件不成立であれば次の命令（図３の例で
はＭＯＶ命令）に進む分岐命令（ＢＲＴ命令）である。
図３中のＭＯＶ（Ｔ，Ｃ）は、浮動小数点レジスタＴの
内容を最終的な結果書込み先である浮動小数点レジスタ
Ｃに移動する移動命令（ＭＯＶ命令）である。ＭＯＶ
（Ｔ，Ｃ）の次に実行される図３中のＢＲ（Ｌ２）は、
アドレスＬ２への無条件分岐を指定する分岐命令（ＢＲ
命令）である。図６は図１に示す主記憶２に格納されて
いるプログラム２２の一例を（機械語ではなくアセンブ
リ言語の形式で）示す。

【００４２】このプログラム２２は、Ａ＞ＢならＡ−Ｂ
をＣに格納し、Ａ＞ＢでなければＡ−ＢをＤに格納する
浮動小数点比較処理を含む一連の処理を、比較命令を用
いずに実現可能とするものであり、ＦＱＳＵＢ命令と、
ＦＴＥＳＴ命令と、ＴＳＴＢＴ命令と、ＢＲＮ命令と、
ＭＯＶ命令を含む。

【００４３】図６中のＦＱＳＵＢ（Ａ，Ｂ，Ｔ）は、ソ
ース浮動小数点レジスタ指定フィールドｆｓ１の指定す
る浮動小数点レジスタＡの内容とソース浮動小数点レジ
スタ指定フィールドｆｓ２の指定する浮動小数点レジス
タＢの内容との減算を行って、その結果Ａ−Ｂをデステ
ィネーション浮動小数点レジスタ指定フィールドｆｄの
指定する浮動小数点レジスタＴに格納することを指定す
る演算エラー割込み禁止浮動小数点減算命令（ＦＱＳＵ
Ｂ命令）である。

【００４４】ここで、ＦＱＳＵＢ命令中のフィールドｆ
ｓ１，ｆｓ２で指定されるレジスタＡ，Ｂの内容のタイ
プ（−∞，ＮＭＬ，＋∞）と、ＦＱＳＵＢ命令中のフィ
ールドｆｄで指定されるレジスタＴに書込まれるＡ−Ｂ
の減算結果のタイプ（−∞，ＮＭＬ，＋∞，ＮａＮ）の
関係は、図４においてｆｓ２を−ｆｓ２とするならば、
ＦＱＡＤＤ命令の場合と同様である。図６中のＦＴＥＳ
Ｔ（Ｔ，Ｒ）については、図３に示すプログラム２１内
のＦＴＥＳＴ（Ｔ，Ｒ）と同様であるため、説明を省略
する。

【００４５】図６中のＴＳＴＢＴ（Ｒ，４）は、レジス
タＲの３２ビットに対して１０進数値「４」（即ち３２
ビットの２進数値“００…０００１００”）のマスクパ
ターンでマスクして、その結果が「０」でないか否かを
テストする、即ちレジスタＲのビット２９（Ｐビット）
の状態をテストする命令（ＴＳＴＢＴ命令）である。

【００４６】図６中のＢＲＮ（Ｌ１）は、ＴＳＴＢＴ命
令の結果、テスト条件不成立（ここでは、レジスタＲの
ビット２９が“０”）であれば、アドレスＬ１の命令に
分岐し、テスト条件成立であれば次の命令（図６の例で
はＭＯＶ命令）に進む分岐命令（ＢＲＮ命令）である。
図６中のＭＯＶ（Ｔ，Ｃ），ＭＯＶ（Ｔ，Ｃ）について
は、図３に示すプログラム２１内のＭＯＶ（Ｔ，Ｃ）と
同様であるため、説明は省略する。次に、図１の情報処
理装置の動作を、図３に示すプログラム２１を実行する
場合を例に、図７のフローチャートを参照して説明す
る。

【００４７】まず、主記憶２からプログラム２１の先頭
命令であるＦＱＡＤＤ命令がＣＰＵ１にフェッチされた
ものとする。ＣＰＵ１は、このＦＱＡＤＤ命令により、
演算エラー割込み禁止状態として、同命令中のソース浮
動小数点レジスタ指定フィールドｆｓ１，ｆｓ２で指定
される浮動小数点レジスタＡ，Ｂの内容の加算を浮動小
数点加算器１４で行わせ、その加算結果を同命令中のデ
スティネーション浮動小数点レジスタ指定フィールドｆ
ｄで指定される浮動小数点レジスタＴに格納させる（ス
テップＳ１）。このＦＱＡＤＤ命令に従うＣＰＵ１にお
ける処理の詳細は次の通りである。

【００４８】まず、ＣＰＵ１にフェッチされたＦＱＡＤ
Ｄ命令は、同ＣＰＵ１内のデコード回路１１に入力され
る。デコード回路１１はＦＱＡＤＤ命令をデコードし、
同命令中のソース浮動小数点レジスタ指定フィールドｆ
ｓ１，ｆｓ２で指定される浮動小数点レジスタＡ，Ｂの
内容をレジスタファイル１２から取出す。そしてデコー
ド回路１１は、レジスタファイル１２から取出したレジ
スタＡ，Ｂの内容を出力端ｆｓ１，ｆｓ２から出力す
る。同時にデコード回路１１は、ＦＱＡＤＤ命令に対応
して、加算モードを指定する偽値のモード信号１７と演
算エラー割込みの禁止を指定する真値の割込み禁止信号
１８を出力する。

【００４９】デコード回路１１からのモード信号１７
は、同デコード回路１１の出力端ｆｓ２から出力される
レジスタＢの内容と共にＥＸＯＲ回路１３に導かれる。
ＥＸＯＲ回路１３は、デコード回路１１の出力端ｆｓ２
から出力されるレジスタＢの内容のうち、サインビット
Ｓについて、デコード回路１１からのモード信号１７と
の排他的論理和をとり、そのまま（モード信号１７が偽
値の場合）或いはサインビットＳを反転して（モード信
号１７が真値の場合）出力する。この結果、本実施例の
ようにモード信号１７が偽値（“０”）となる場合に
は、デコード回路１１の出力端ｆｓ２から出力されるレ
ジスタＢの内容は、ＥＸＯＲ回路１３によりそのまま出
力される。

【００５０】ＥＸＯＲ回路１３の出力、即ちレジスタＢ
の内容は、浮動小数点加算器１４の一方の入力端に出力
される。この浮動小数点加算器１４の他方の入力端に
は、デコード回路１１の出力端ｆｓ１から出力されるレ
ジスタＡの内容が入力される。浮動小数点加算器１４
は、この両入力内容、即ちレジスタＡおよびＢの内容の
浮動小数点加算を行い、その加算結果Ａ＋Ｂを出力す
る。このとき浮動小数点加算器１４は、結果Ａ＋Ｂがノ
ーマル（ＮＭＬ）でなければ、演算エラー信号１９を出
力する。

【００５１】浮動小数点加算器１４から出力される演算
エラー信号１９はＡＮＤ回路１５の一方の入力に導かれ
る。ＡＮＤ回路１５の他方の入力には、デコード回路１
１から（ＦＱＡＤＤ命令のデコードに応じて）出力され
ている割込み禁止信号１８が導かれる。ＡＮＤ回路１５
は、本実施例のように割込み禁止信号１８が真値の場合
にはゲートを閉じ、浮動小数点加算器１４からの演算エ
ラー信号１９が割込み発生回路１６に伝達されないよう
にする。

【００５２】これにより、浮動小数点加算器１４でのＡ
＋Ｂの浮動小数点加算結果がオーバフローとなって演算
エラー信号１９が出力されたとしても、割込み発生回路
１６で演算エラー割込みを起こすことが禁止される。

【００５３】このように本実施例によれば、ＦＱＡＤＤ
命令による浮動小数点加算時には、デコード回路１１か
ら割込み禁止信号１８が出力され、割込み発生回路１６
で演算エラー割込みを起こすことが禁止される。即ち本
実施例によれば、ＰＳＷの割込み許可／禁止ビットを操
作することなくオーバフロートラップを避けることがで
きるため、パイプラインの流れを止めないで済み、性能
向上が図れる。

【００５４】さて、浮動小数点加算器１４によってＡ＋
Ｂの加算結果が求められると、デコード回路１１は、Ｆ
ＱＡＤＤ命令のデコード結果に従い、同命令中のデステ
ィネーション浮動小数点レジスタ指定フィールドｆｄで
指定されるレジスタファイル１２内の浮動小数点レジス
タＴに、浮動小数点加算器１４のＡ＋Ｂ加算結果を格納
する。

【００５５】ＦＱＡＤＤ命令の次には、ＦＴＥＳＴ命令
が主記憶２からＣＰＵ１にフェッチされる。ＣＰＵ１
は、このＦＴＥＳＴ命令のソース浮動小数点レジスタ指
定フィールドｆｓで指定される浮動小数点レジスタＴの
内容をレジスタファイル１２から読出し、その状態
（正、負、ゼロ、＋∞、−∞、ＮａＮのいずれか）に固
有の５ビットパターンを、同命令のデスティネーション
固定小数点レジスタ指定フィールドｒｄで指定されるレ
ジスタファイル１２内の３２ビット固定小数点レジスタ
Ｒのビット２７〜３１にセットする（ステップＳ２）。

【００５６】この結果、図５から明らかなように、フィ
ールドｆｓで指定される浮動小数点レジスタＴの内容が
正であれば“００１００”が、負であれば“００００
１”が、ゼロであれば“０００１０”が、＋∞であれば
“１０１００”が、−∞であれば“１０００１”が、そ
してＮａＮ（非数）であれば“０１０００”が、フィー
ルドｒｄで指定される固定小数点レジスタＲのビット２
７〜３１にセットされる。

【００５７】ＦＴＥＳＴ命令の次には、ＴＳＴＢＴ命令
が主記憶２からＣＰＵ１にフェッチされる。ＣＰＵ１
は、このＴＳＴＢＴ命令で指定される３２ビット固定小
数点レジスタＲの内容と、同命令で指定されるマスク値
「１６」の示す３２ビットマスクパターン“００…０１
００００”との対応ビット毎の論理積をとり、その結果
の値が「０」（オール“０”）でないか否か（「０」で
あるか）のテストを行う。即ちＣＰＵ１は、ＴＳＴＢＴ
命令により、レジスタＲのビット２７（Ｉビット）が
“１”であるか否かをテストする（ステップＳ３）。

【００５８】このステップＳ３において、ＣＰＵ１は、
マスクパターンとの論理積結果の値が「０」でない場合
（ここでは、レジスタＲのビット２７が“１”の場合）
には、テスト条件成立であるものとして、ＣＰＵ１内の
制御レジスタ（図示せず）の所定ビットを“１”に設定
し、「０」の場合（ここでは、レジスタＲのビット２７
が“０”の場合）には、テスト条件不正立であるものと
して、制御レジスタの所定ビットを“０”に設定する。

【００５９】以上のＴＳＴＢＴ命令の実行により、制御
レジスタの所定ビットは、レジスタＲのビット２７の内
容（Ｉビット）が“１”である場合だけ、即ち図５から
明らかなように、ＦＱＡＤＤ命令の指定するＡ＋Ｂ加算
結果が＋∞（オーバフロー）または−∞（アンダフロ
ー）の場合だけ、“１”となる。

【００６０】ＴＳＴＢＴ命令の次には、ＢＲＴ命令が主
記憶２からＣＰＵ１にフェッチされる。ＣＰＵ１は、こ
のＢＲＴ命令に従って制御レジスタの所定ビットを参照
し、先行するＴＳＴＢＴ命令のテスト条件成立の有無を
チェックする（ステップＳ４）。もし、制御レジスタの
所定ビットが“１”でテスト条件成立を示しているなら
ば、即ちＦＱＡＤＤ命令の指定するＡ＋Ｂ加算結果が＋
∞（オーバフロー）または−∞（アンダフロー）のため
に、レジスタＲの内容のビット２７の状態が“１”であ
ったなら、ＣＰＵ１はＢＲＴ命令の指定するアドレスＬ
１へ分岐して例外処理を行う。

【００６１】これに対して、制御レジスタの所定ビット
が“０”でテスト条件が不正立を示しているならば、即
ちＦＱＡＤＤ命令の指定するＡ＋Ｂ加算結果が＋∞でも
−∞でもないために、レジスタＲの内容のビット２７の
状態が“０”であったなら、ＣＰＵ１はＢＲＴ命令の次
のＭＯＶ命令を実行する（ステップＳ５）。このＭＯＶ
命令の実行により、同命令で指定される浮動小数点レジ
スタＴの内容、即ちＦＱＡＤＤ命令の指定するＡ＋Ｂ加
算結果が、同命令で指定されるレジスタファイル１２内
の浮動小数点レジスタＣに転送され、同レジスタＣにオ
ーバフローもアンダフローも伴わなかったＡ＋Ｂの浮動
小数点加算結果が保持される。

【００６２】以上の例では、オーバフロートラップを避
けてＡ＋Ｂの浮動小数点加算結果を得るのに実行される
浮動小数点加減算処理は、ＦＱＡＤＤ命令に従って実行
されるＡ＋Ｂの加算処理の１回だけである。

【００６３】これに対して従来方式では、Ａ＋Ｂがオー
バフローするか否かを調べるために、Ａ＋Ｂの加算処理
の前に、ＭＡＸ−Ａの減算処理が必要であり、更にＭＡ
Ｘ−ＡとＢとの比較処理も必要であった。これらの処理
は、本実施例で新たに用いられるＦＴＥＳＴ命令のよう
に、レジスタへの転送が行われるものに比べて多くの処
理時間を要する。したがって本実施例によれば、オーバ
フロートラップ（またはアンダフロートラップ）を避け
ながらＡ＋Ｂの浮動小数点加算結果を高速で得ることが
できる。

【００６４】以上は、Ａ＋Ｂの浮動小数点加算の場合で
あるが、Ａ−Ｂの浮動小数点減算についても、図３に示
すプログラム２１中のＦＱＡＤＤ命令に代えてＦＱＳＵ
Ｂ命令を用いることにより、アンダフロートラップ（オ
ーバフロートラップ）を避けながらＡ−Ｂの浮動小数点
減算結果を高速で得ることができる。

【００６５】また、以上の説明では、ＦＱＡＤＤ命令
（またはＦＱＳＵＢ命令）に従う浮動小数点加算（また
は浮動小数点減算）の結果の値を調べるのに、その結果
の値に固有のビットパターンを一旦固定小数点レジスタ
Ｒの所定フィールドに設定し、しかる後にそのレジスタ
Ｒのビットの状態（ここでは、オーバフローまたはアン
ダフローを示すビット２７の状態）を、所定のマスク値
によって示されるマスクパターンでマスクすることによ
りテストするものとしているが、これに限るものではな
い。例えば、浮動小数点加算（または浮動小数点減算）
の結果の値を、そのまま（倍精度の場合には上位３２ビ
ットを）３２ビットの固定小数点レジスタＲに格納した
後、指数部が全て“１”であることをテストするように
してもよい。次に、図１の情報処理装置の動作を、図６
に示すプログラム２２を実行する場合を例に、図８のフ
ローチャートを参照して説明する。

【００６６】まず、主記憶２からプログラム２２の先頭
命令であるＦＱＳＵＢ命令がＣＰＵ１にフェッチされた
ものとする。ＣＰＵ１は、このＦＱＳＵＢ命令により、
演算エラー割込み禁止状態として、同命令中のソース浮
動小数点レジスタ指定フィールドｆｓ１，ｆｓ２で指定
される浮動小数点レジスタＡ，Ｂの内容の減算を浮動小
数点加算器１４で行わせ、その減算結果を同命令中のデ
スティネーション浮動小数点レジスタ指定フィールドｆ
ｄで指定される浮動小数点レジスタＴに格納させる（ス
テップＳ１１）。このＦＱＳＵＢ命令に従うＣＰＵ１に
おける処理は、デコード回路１１からのモード信号１７
が真値である点を除いて、前記したＦＱＡＤＤ命令の場
合と同様である。

【００６７】モード信号１７が真値の場合、ＦＱＳＵＢ
命令中のソース浮動小数点レジスタ指定フィールドｆｓ
２で指定される浮動小数点レジスタＢの内容は、ＥＸＯ
Ｒ回路１３によりそのサインビットが反転されて浮動小
数点加算器１４の一方の入力端に入力される。また、Ｆ
ＱＳＵＢ命令中のソース浮動小数点レジスタ指定フィー
ルドｆｓ１で指定される浮動小数点レジスタＡの内容
は、そのまま浮動小数点加算器１４の一方の入力端に入
力される。

【００６８】浮動小数点加算器１４は、レジスタＡの内
容と、サインビットが反転されたレジスタＢの内容との
加算、即ちＡ＋（−Ｂ）の加算を行うことにより、Ａ−
Ｂの減算結果を算出する。このとき浮動小数点加算器１
４は、結果Ａ−Ｂがノーマル（ＮＭＬ）でなければ、演
算エラー信号１９を出力する。しかし、この演算エラー
信号１９は、前記したＦＱＡＤＤ命令の場合と同様に、
デコード回路１１からの割込み禁止信号１８に基づくＡ
ＮＤ回路１５の動作により割込み発生回路１６に伝達さ
れないため、同回路１６からの割込みは起きない。

【００６９】浮動小数点加算器１４によって算出された
Ａ−Ｂの減算結果は、ＦＱＳＵＢ命令中のデスティネー
ション浮動小数点レジスタ指定フィールドｆｄで指定さ
れるレジスタファイル１２内の浮動小数点レジスタＴに
格納される。

【００７０】ＦＱＡＤＤ命令の次には、ＦＴＥＳＴ命令
が主記憶２からＣＰＵ１にフェッチされる。ＣＰＵ１
は、このＦＴＥＳＴ命令のソース浮動小数点レジスタ指
定フィールドｆｓで指定される浮動小数点レジスタＴの
内容をレジスタファイル１２から読出し、その状態
（正、負、ゼロ、＋∞、−∞、ＮａＮのいずれか）に固
有の５ビットパターンを、同命令のデスティネーション
固定小数点レジスタ指定フィールドｒｄで指定されるレ
ジスタファイル１２内の３２ビット固定小数点レジスタ
Ｒのビット２７〜３１にセットする（ステップＳ１
２）。

【００７１】ＦＴＥＳＴ命令の次には、ＴＳＴＢＴ命令
が主記憶２からＣＰＵ１にフェッチされる。ＣＰＵ１
は、このＴＳＴＢＴ命令で指定される３２ビット固定小
数点レジスタＲの内容と、同命令で指定されるマスク値
「４」の示す３２ビットマスクパターン“００…０００
１００”との対応ビット毎の論理積をとり、その結果の
値が「０」（オール“０”）でないか否か（「０」であ
るか）のテストを行う。即ちＣＰＵ１は、ＴＳＴＢＴ命
令により、レジスタＲのビット２９（Ｐビット）が
“１”であるか否かをテストする（ステップＳ１３）。

【００７２】このステップＳ１３において、ＣＰＵ１
は、マスクパターンとの論理積結果の値が「０」でない
場合（ここでは、レジスタＲのビット２９が“１”の場
合）には、テスト条件成立であるものとして、ＣＰＵ１
内の制御レジスタ（図示せず）の所定ビットを“１”に
設定し、「０」の場合（ここでは、レジスタＲのビット
２９が“０”の場合）には、テスト条件不正立であるも
のとして、制御レジスタの所定ビットを“０”に設定す
る。

【００７３】以上のＴＳＴＢＴ命令の実行により、制御
レジスタの所定ビットは、レジスタＲのビット２９の内
容（Ｐビット）が“１”である場合だけ、即ち図５から
明らかなように、ＦＱＳＵＢ命令の指定するＡ−Ｂ減算
結果が正または＋∞の場合だけ、つまりＡがＢより大き
い場合だけ、“１”となる。

【００７４】ＴＳＴＢＴ命令の次には、ＢＲＮ命令が主
記憶２からＣＰＵ１にフェッチされる。ＣＰＵ１は、こ
のＢＲＮ命令に従って制御レジスタの所定ビットを参照
し、先行するＴＳＴＢＴ命令のテスト条件不正立の有無
をチェックする（ステップＳ１４）。

【００７５】もし、制御レジスタの所定ビットが“１”
でテスト条件成立を示しているならば、即ちＦＱＳＵＢ
命令の指定するＡ−Ｂ加算結果が正または＋∞のため
に、レジスタＲの内容のビット２９の状態が“１”であ
ったなら、ＣＰＵ１はＢＲＮ命令の次のＭＯＶ命令を実
行する（ステップＳ１５）。このＭＯＶ命令の実行によ
り、同命令で指定される浮動小数点レジスタＴの内容、
即ちＦＱＳＵＢ命令の指定するＡ−Ｂ減算結果が、同命
令で指定されるレジスタファイル１２内の浮動小数点レ
ジスタＣに転送され、同レジスタＣに保持される。

【００７６】一方、制御レジスタの所定ビットが“０”
でテスト条件不成立を示しているならば、即ちＦＱＳＵ
Ｂ命令の指定するＡ−Ｂ加算結果が正でも＋∞でもない
ために、レジスタＲの内容のビット２９の状態が“０”
であったなら、ＣＰＵ１はＢＲＮ命令の指定するアドレ
スＬ１へ分岐して、浮動小数点レジスタＤをデスティネ
ーション指定するＭＯＶ命令を実行する（ステップＳ１
６）。このＭＯＶ命令の実行により、同命令で指定され
る浮動小数点レジスタＴの内容、即ちＦＱＳＵＢ命令の
指定するＡ−Ｂ減算結果が、同命令で指定されるレジス
タファイル１２内の浮動小数点レジスタＤに転送され、
同レジスタＤに保持される。

【００７７】以上のように本実施例によれば、ＡとＢの
大小比較を行う浮動小数点比較処理を、ＦＱＳＵＢ命
令、ＦＴＥＳＴ命令およびＴＳＴＢＴ命令の組合せによ
り、比較命令を用いずに実現することができる。

【００７８】また、本実施例のように、Ａ＞ＢならＡ−
ＢをＣに格納し、Ａ＞ＢでなければＡ−ＢをＤに格納す
るような処理では、ＡとＢの大小比較のためのＦＱＳＵ
Ｂ命令の結果をＡ−Ｂの減算結果として利用できるた
め、Ａ−Ｂの減算処理が不要になる。即ち本実施例によ
れば、比較の対象となる２つの浮動小数点数を用いた減
算が必要な場合に、ＦＱＳＵＢ命令の結果を用いること
により、その減算処理を不要とすることができる。この
ことは、ＦＱＳＵＢ命令が、ＣＳＥ（Common Subexpres
sion Elimination：共通不変式削除）最適化に使用で
き、プログラムの簡略化、プログラム処理の高速化が図
れることを意味する。

【００７９】なお、上記の例は、Ａ＞Ｂの比較を含む場
合であったが、例えばＡ≧Ｂの比較の場合には、ＴＳＴ
ＢＴ命令でマスク値「６」、即ち３２ビットマスクパタ
ーン“００…００１１００”を指定して、このパターン
とレジスタＲの内容（Ａ−Ｂの減算結果）との対応ビッ
ト毎の論理積をとり、その結果の値が「０」でないか否
かを、即ちレジスタＲのビット２９（正を示すＰビッ
ト）とビット３０（ゼロを示すＺビット）のいずれかが
“１”であるか否かをテストすればよい。

【００８０】

【発明の効果】以上詳述したようにこの発明によれば、
特定の浮動小数点加減算命令の実行時には演算エラー割
込みを禁止するための割込み禁止信号をゲート回路に出
力することで、浮動小数点演算器で同命令の指定する浮
動小数点加減算が行われて演算エラーが発生しても、そ
の演算エラーが演算エラー割込み発生回路に伝達される
のをゲート回路にて抑止する構成としたので、浮動小数
点加減算におけるオーバフロートラップまたはアンダフ
ロートラップを避けるために、従来のように、浮動小数
点加減算の前に、別の加減算処理と比較処理を含む多く
の時間を要する精度チェック処理を行う必要がない。

【００８１】また、この発明によれば、演算エラー割込
み発生の禁止状態のもとで、浮動小数点加減算結果の値
から、同結果がオーバフローまたはアンダフローとなっ
ているか否かを調べるようにしたので、オーバフロート
ラップまたはアンダーフロートラップを避けるための精
度チェックが従来に比べて極めて簡単に行え、浮動小数
点加減算の前に、別の加減算処理と比較処理を含む精度
チェック処理を行っていた従来方式に比べて処理の高速
化が図れる。

【００８２】また、この発明によれば、演算エラー割込
み発生を禁止可能な特定の浮動小数点減算命令により、
比較対象とすべき２つの浮動小数点数の減算を行わせ、
その浮動小数点減算結果の値から、演算エラー割込み発
生の禁止状態のもとで、これら２つの浮動小数点数の大
小を調べる構成としたので、浮動小数点比較処理が特定
の浮動小数点減算命令を含む命令列により、浮動小数点
比較命令を用いずに実現でき、したがって比較命令処理
のための専用のハードワイヤードロジックを不要にする
ことができる。

【００８３】また、この発明によれば、浮動小数点比較
処理が特定の浮動小数点減算命令を利用して実現できる
ことから、この処理以降に比較対象となった２つの浮動
小数点数の減算を必要とする場合には、特定の浮動小数
点減算命令の実行結果を用いることにより、その減算処
理を不要にできる。即ち、この発明によれば、浮動小数
点比較処理を実現するための特定の浮動小数点減算命令
がＣＳＥ（共通不変式削除）最適化に使用でき、プログ
ラムの簡略化とプログラム処理の高速化が図れる。

【図面の簡単な説明】

【図１】この発明の一実施例に係る情報処理装置の構成
を示すブロック図。

【図２】同実施例で適用される浮動小数点数のフォーマ
ットを示す図。

【図３】図１に示す主記憶２に格納されているプログラ
ム２１の一例を示す図。

【図４】ＦＱＡＤＤ命令中のフィールドｆｓ１，ｆｓ２
で指定されるレジスタＡ，Ｂの内容のタイプと、ＦＱＡ
ＤＤ命令中のフィールドｆｄで指定されるレジスタＴに
書込まれるＡ＋Ｂの加算結果のタイプの関係を示す図。

【図５】ＦＴＥＳＴ命令中のフィールドｆｓで指定され
る浮動小数点レジスタＴの状態と、同命令中のフィール
ドｒｄで指定される固定小数点レジスタＲ中のビットパ
ターンとの関係を示す図。

【図６】図１に示す主記憶２に格納されているプログラ
ム２２の一例を示す図。

【図７】図３に示すプログラム２１を実行する場合の動
作を説明するためのフローチャート。

【図８】図６に示すプログラム２２を実行する場合の動
作を説明するためのフローチャート。

【符号の説明】

１…ＣＰＵ、２…主記憶、１１…デコード回路、１２…
レジスタファイル、１３…ＥＸＯＲ回路、１４…浮動小
数点加算器（浮動小数点演算器）、１５…ＡＮＤ回路
（ゲート回路）、１６…割込み発生回路、１７…モード
信号、１８…割込み禁止信号、１９…演算エラー信号、
２１，２２…プログラム。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 浮動小数点演算を行う浮動小数点演算器
   と、この浮動小数点演算器で発生する演算エラーを受け
   て演算エラー割込みを発生する割込み発生回路とを備え
   た情報処理装置において、 特定の浮動小数点加減算命令の実行時には、演算エラー
   割込みを禁止するための割込み禁止信号を出力する割込
   み禁止信号出力手段と、 この割込み禁止信号出力手段から出力される前記割込み
   禁止信号により、前記浮動小数点演算器で発生する演算
   エラーが前記割込み発生回路に伝達されるのを禁止する
   ゲート回路と、 前記特定の浮動小数点加減算命令の指定する浮動小数点
   加減算が前記浮動小数点演算器で実行されることにより
   求められた浮動小数点加減算結果の値から、同結果がオ
   ーバフローまたはアンダフローとなっているか否かを調
   べるテスト手段と、 このテスト手段によってオーバフローまたはアンダフロ
   ーとなっていないことが判別された場合に、前記浮動小
   数点加減算結果を指定の結果格納先に格納する手段と、 を具備することを特徴とする情報処理装置。
2. 【請求項２】 前記テスト手段は、前記浮動小数点加減
   算結果の値を調べ、オーバフローを示す場合には第１の
   ビットパターンを、アンダフローを示す場合には第２の
   ビットパターンを、固定小数点レジスタに設定する第１
   のテスト手段と、前記固定小数点レジスタに前記第１の
   ビットパターンまたは前記第２のビットパターンが設定
   されているか否かを調べることにより、前記浮動小数点
   加減算結果がオーバフローまたはアンダフローとなって
   いるか否かを判別する第２のテスト手段とを有している
   ことを特徴とする請求項１記載の情報処理装置。
3. 【請求項３】 浮動小数点演算を行う浮動小数点演算器
   と、この浮動小数点演算器で発生する演算エラーを受け
   て演算エラー割込みを発生する割込み発生回路とを備え
   た情報処理装置において、 第１の浮動小数点数から第２の浮動小数点数を減じるこ
   とを指定する特定の浮動小数点減算命令の実行時には、
   演算エラー割込みを禁止するための割込み禁止信号を出
   力する割込み禁止信号出力手段と、 この割込み禁止信号出力手段から出力される前記割込み
   禁止信号により、前記浮動小数点演算器で発生する演算
   エラーが前記割込み発生回路に伝達されるのを禁止する
   ゲート回路と、 前記特定の浮動小数点減算命令の指定する浮動小数点減
   算が前記浮動小数点演算器で実行されることにより求め
   られた浮動小数点減算結果の値から、前記第１の浮動小
   数点数と前記第２の浮動小数点数の大小を調べるテスト
   手段と、 を具備することを特徴とする情報処理装置。
4. 【請求項４】 前記テスト手段は、前記浮動小数点加減
   算結果の値を調べ、オーバフローを示す場合には第１の
   ビットパターンを、アンダフローを示す場合には第２の
   ビットパターンを、正を示す場合には第３のビットパタ
   ーンを、負を示す場合には第４のビットパターンを、ゼ
   ロを示す場合には第５のビットパターンを、固定小数点
   レジスタに設定する第１のテスト手段と、前記固定小数
   点レジスタに前記第１のビットパターン乃至前記第５の
   ビットパターンのいずれが設定されているかにより、前
   記第１の浮動小数点数と前記第２の浮動小数点数の大小
   を調べる第２のテスト手段とを有していることを特徴と
   する請求項３記載の情報処理装置。
5. 【請求項５】 前記テスト手段による大小判別の後に前
   記第１の浮動小数点数から前記第２の浮動小数点数を減
   じる浮動小数点減算を必要とする場合には、この減算を
   省略して、前記特定の浮動小数点減算命令の実行により
   求められた前記浮動小数点減算結果を用いるようにした
   ことを特徴とする請求項３または請求項４記載の情報処
   理装置。