WO2016056081A1 - コード変換プログラム、コード変換装置およびコード変換方法 - Google Patents

コード変換プログラム、コード変換装置およびコード変換方法 Download PDF

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WO2016056081A1
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code
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data
shift
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敬 荒川
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富士通株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data

Definitions

  • the present invention relates to a code conversion program, a code conversion device, and a code conversion method.
  • processors such as CPU (Central Processing Unit) can execute basic instructions that perform bit operations by regarding data expressed in binary numbers as bit strings.
  • Basic instructions related to bit operations include instructions for logical operations such as bit inversion (NOT), logical sum (OR), logical product (AND), exclusive logical sum (XOR), arithmetic shift, logical shift, and rotation. Instructions for shift operations such as shifts may be included. Complex processing for a bit string can also be realized by combining such basic instructions.
  • a computer capable of shifting only a part of bits in data has been proposed.
  • This computer accepts a shift instruction including a first field for designating a shift amount and a second field for designating a bit area for which shifting is prohibited.
  • the computer has a shift circuit and a selector circuit.
  • the shift circuit shifts data according to the shift amount specified in the first field.
  • the selector circuit selects the bit of the original data for the bit position belonging to the bit area specified in the second field and outputs it to the register.
  • the selector circuit selects the bit of the shift data output from the shift circuit and outputs it to the register for the bit position that does not belong to the bit area specified in the second field.
  • This semiconductor integrated circuit has a bit string generation circuit and an index calculation circuit.
  • the bit string generation circuit generates another bit string indicating whether adjacent bits are the same or different for the bit string indicating each floating-point number.
  • the exponent calculation circuit calculates a logical sum of other bit sequences corresponding to a plurality of floating-point numbers generated by the bit sequence generation circuit, and determines a common exponent based on the bit sequence of the logical sum.
  • bit string in the data is all 0 (0 column) or all 1 (1 column), that is, the values of all bits included in the bit string. It is mentioned to determine whether or not.
  • a bit string indicating an exponent may be all 0 or all 1.
  • some programs that handle floating point numbers such as a numerical calculation library, frequently check whether the bit string of the exponent part, which is a part of the data, is all 1 or all 0.
  • processors do not have a dedicated instruction for determining whether a part of a bit string in data is all 0s or all 1s. Therefore, as described above, a program for determining all 0s or all 1s is created using basic instructions such as logical operation instructions and shift instructions, and there is a problem that the efficiency of the determination process is not good. .
  • some processors can execute a complex instruction that instructs a shift operation and a logical operation with one instruction. If such a compound instruction can be used, there is room for efficient decision processing for a partial bit string.
  • an object of the present invention is to provide a code conversion program, a code conversion device, and a code conversion method capable of improving the efficiency of determination processing for a partial bit string.
  • a code conversion program for causing a computer to execute the following processing.
  • the first code is converted into a second code that can use a complex instruction that instructs a shift operation and a logical operation on the result of the shift operation with one instruction
  • the first code A first instruction for determining whether a part of a bit string is a string of 0, a second instruction for determining whether a part of a bit string is a string of 1, and a result of the first instruction and the second instruction
  • a determination code including the third instruction to be synthesized is detected.
  • a compound instruction in which an argument is set so that at least a part of the bit string is shifted by the shift operation and a part of the bit string after the shift and the other bit string in the data are synthesized by the logical operation; Then, another determination code including the fourth instruction for comparing the result of the compound instruction with the data is generated. Another determination code is included in the second code.
  • a second storage unit that can store a first code and a composite instruction that instructs the first code to perform a shift operation and a logical operation on the result of the shift operation with one instruction can be used.
  • a code conversion device is provided that includes a conversion unit that converts the code into a code.
  • a code conversion method executed by a computer is provided.
  • the determination process for the partial bit string can be made efficient.
  • FIG. 1 is a diagram illustrating a code conversion apparatus according to the first embodiment.
  • the code conversion apparatus 10 converts the first code 13 into the second code 14.
  • the first code 13 and the second code 14 describe processing to be executed by the processor using instructions, and may be called programs.
  • the code conversion apparatus 10 may be a compiler.
  • the first code 13 is source code or intermediate code
  • the second code 14 is intermediate code, assembly code or object code (machine language code).
  • the code conversion device 10 may be an assembler.
  • the first code 13 is an assembly code
  • the second code 14 is an object code.
  • the code conversion device 10 may be a binary optimizer. In that case, the first code 13 and the second code 14 are object codes.
  • the code conversion apparatus 10 may be a computer that executes a conversion program such as a compile program, an assembly program, or a binary optimization program.
  • the computer may be a client computer (also referred to as a terminal device) operated by a user or a server computer accessed from the client computer.
  • the second code 14 or the object code generated based on the second code 14 may be executed by a processor included in the code conversion apparatus 10 or may be executed by a processor included in another computer. .
  • the code conversion device 10 includes a storage unit 11 and a conversion unit 12.
  • the storage unit 11 may be a volatile storage device such as a RAM (Random Access Memory) or a non-volatile storage device such as an HDD (Hard Disk Drive) or a flash memory.
  • the conversion unit 12 can be realized using a processor.
  • the processor may be a CPU or DSP (Digital Signal Processor).
  • the processor may include an application-specific electronic circuit such as ASIC (Application Specific Integrated Circuit) or FPGA (Field Programmable Gate Array).
  • ASIC Application Specific Integrated Circuit
  • FPGA Field Programmable Gate Array
  • the processor executes a program stored in a memory such as a RAM.
  • a set of multiple processors may be referred to as a “processor”.
  • the storage unit 11 stores the first code 13.
  • the first code 13 includes a determination code 13a.
  • a part of the bit string in the data is all 0 (0 column) or all 1 (1 column), that is, all the bits included in the part bit string have the same value. This is a code for determining whether or not.
  • the determination code 13a includes an instruction M1 for determining whether a part of the bit string in the data is a string of 0, an instruction M2 for determining whether the part of the bit string is a string of 1, and the results of the instructions M1 and M2. Including an instruction M3.
  • the determination code 13a may include another instruction that masks a bit string other than the determination target bit string included in the data to 0 before the instruction M1.
  • the other instruction can be realized by using an AND instruction, for example.
  • the instruction M1 may be an instruction for comparing the masked data with sample data whose determination target bit string is all 0, and can be realized by using, for example, a comparison instruction.
  • the instruction M2 may be an instruction for comparing the masked data with sample data whose determination target bit string is all 1, and can be realized by using, for example, a comparison instruction.
  • the instruction M3 is an OR instruction that calculates the logical sum of the results of the instructions M1 and M2, for example.
  • the conversion unit 12 converts the first code 13 stored in the storage unit 11 into the second code 14.
  • the second code 14 is optimized so that the processing efficiency is improved (for example, at least one of improvement in processing speed and reduction in memory usage is realized).
  • instructions depending on the architecture of the processor executing the second code 14 or the object code generated from the second code 14 may be used.
  • a composite instruction described below can be used in the second code 14 as an architecture-dependent instruction.
  • This compound instruction instructs a shift operation and one or more logical operations based on the result of the shift operation with one instruction. For example, it is possible to instruct the processor to perform a shift on the data, perform an AND operation on the shift result, and further perform an OR operation on the AND operation result.
  • a processor capable of interpreting a compound instruction has an arithmetic circuit capable of continuously executing a shift operation and one or more logical operations.
  • the conversion unit 12 detects the determination code 13 a as an optimization target from the first code 13. Then, based on the determination code 13a, the conversion unit 12 generates a determination code 14a that provides the same processing result as the determination code 13a.
  • the determination code 14a is an optimization of the determination code 13a using a compound instruction, and includes a compound instruction MC and an instruction M4.
  • an argument is set so that at least a bit string to be determined is shifted in the data by a shift operation, and the bit string after the shift and another bit string in the data are synthesized by a logical operation.
  • the entire data is shifted by a shift operation, a bit string in a desired range is extracted from the shifted data by an AND operation, and a bit string in the desired range is combined with another bit string in the data by an OR operation.
  • the instruction M4 is a comparison instruction that compares the result of the compound instruction MC with the original data.
  • the conversion unit 12 includes the generated determination code 14 a in the second code 14.
  • the data is 8-bit data of x1, x2, x3, x4, x5, x6, x7, and x8, and it is determined whether the 4-bit values of x3, x4, x5, and x6 are the same.
  • the bit string x3, x4, x5, x6 is extracted, it is determined whether the bit string is 0000 by the instruction M1, and it is determined whether the bit string is 1111 by the instruction M2.
  • the instruction M3 determines whether one of the results of the instructions M1 and M2 is true. As a result, it can be determined whether the bit string x3, x4, x5, x6 is all 0 or all 1, that is, whether all the bit values are the same.
  • the determination code 14a only the bit string to be determined among the data x1, x2, x3, x4, x5, x6, x7, and x8 is shifted by the compound instruction MC.
  • the bit string to be determined is arithmetically shifted by one bit to the right.
  • the original data is converted into x1, x2, x3, x3, x4, x5, x7, and x8.
  • the instruction M4 determines whether the data converted by the compound instruction MC and the original data are the same.
  • the determination code 13 a for determining whether a part of the bit string in the data is a 0 column or a 1 column is detected from the first code 13. Then, based on the determination code 13a, only a part of the bit string is shifted using the compound instruction, and the determination code 14a for comparing the shifted data with the original data is generated.
  • the determination code 14a can obtain the same processing result as the determination code 13a by using a compound instruction that instructs a shift operation and a logical operation with one instruction.
  • the number of instructions of the second code 14 can be reduced as compared with the first code 13.
  • the number of instructions arranged on the critical path can be reduced. Therefore, it is possible to efficiently determine whether or not all bits belonging to a certain bit range have the same value.
  • the compiling apparatus converts source code described in a high-level language into machine-readable object code via the intermediate code described in the intermediate language. At this time, the compiling device performs various optimizations on the intermediate code so that the execution efficiency of the object code is improved.
  • FIG. 2 is a block diagram illustrating a hardware example of the compiling device.
  • the compiling device 100 includes a CPU 101, a RAM 102, an HDD 103, an image signal processing unit 104, an input signal processing unit 105, a medium reader 106, and a communication interface 107. Each of the above units is connected to the bus 108.
  • the CPU 101 is a processor including an arithmetic circuit that executes program instructions.
  • the CPU 101 loads at least a part of the program and data stored in the HDD 103 into the RAM 102 and executes the program.
  • the CPU 101 may include a plurality of processor cores
  • the compiling device 100 may include a plurality of processors
  • the processes described below may be executed in parallel using a plurality of processors or processor cores.
  • a set of processors (multiprocessor) may be called a “processor”.
  • the RAM 102 is a volatile semiconductor memory that temporarily stores programs executed by the CPU 101 and data used by the CPU 101 for calculations.
  • the compiling device 100 may include a memory of a type other than the RAM, or may include a plurality of memories.
  • the HDD 103 is a non-volatile storage device that stores an OS (Operating System), software programs such as middleware and application software, and data.
  • the program includes a compiled program.
  • the compiling device 100 may include other types of storage devices such as a flash memory and an SSD (Solid State Drive), and may include a plurality of nonvolatile storage devices.
  • the image signal processing unit 104 outputs an image to the display 31 connected to the compiling device 100 in accordance with an instruction from the CPU 101.
  • a CRT (Cathode Ray Tube) display a liquid crystal display (LCD: Liquid Crystal Display), a plasma display (PDP: Plasma Display Panel), an organic EL (OEL: Organic Electro-Luminescence) display, or the like can be used.
  • LCD Liquid Crystal Display
  • PDP Plasma Display Panel
  • OEL Organic Electro-Luminescence
  • the input signal processing unit 105 acquires an input signal from the input device 32 connected to the compiling apparatus 100 and outputs it to the CPU 101.
  • the input device 32 a mouse, a touch panel, a touch pad, a pointing device such as a trackball, a keyboard, a remote controller, a button switch, or the like can be used.
  • a plurality of types of input devices may be connected to the compiling apparatus 100.
  • the medium reader 106 is a reading device that reads a program and data recorded on the recording medium 33.
  • the recording medium 33 for example, a magnetic disk such as a flexible disk (FD) or HDD, an optical disk such as a CD (Compact Disk) or a DVD (Digital Versatile Disk), a magneto-optical disk (MO: Magneto-Optical disk), A semiconductor memory or the like can be used.
  • the medium reader 106 stores the program and data read from the recording medium 33 in the RAM 102 or the HDD 103.
  • the communication interface 107 is connected to the network 30 and communicates with other computers via the network 30.
  • the communication interface 107 may be a wired communication interface connected to a communication device such as a switch by a cable, or may be a wireless communication interface connected to a base station or an access point by a wireless link.
  • the compiling device 100 may not include the medium reader 106, and may not include the image signal processing unit 104 and the input signal processing unit 105 when control is possible from a terminal device operated by the user. Further, the display 31 and the input device 32 may be formed integrally with the casing of the compiling apparatus 100.
  • the compiling device 100 is an example of the code conversion device 10 according to the first embodiment.
  • the CPU 101 is an example of the conversion unit 12.
  • the RAM 102 or the HDD 103 is an example of the storage unit 11.
  • FIG. 3 is a block diagram illustrating an example of functions of the compiling device.
  • the compiling device 100 includes a file storage unit 110, a compiler 121, and a linker 122.
  • the file storage unit 110 is realized as a storage area secured in the RAM 102 or the HDD 103, for example.
  • the compiler 121 and the linker 122 are realized as programs executed by the CPU 101, for example.
  • a program in which the compiler 121 is mounted may be referred to as a compiled program.
  • a program in which the linker 122 is mounted may be called a link program.
  • the file storage unit 110 stores a source file 111, an intermediate file 112, an object file 113, and an executable file 114.
  • the source file 111 stores source code written in a high-level language.
  • the source file 111 is created by the user.
  • the intermediate file 112 stores intermediate code written in an intermediate language used inside the compiler 121.
  • the object file 113 stores an object code described in machine language.
  • the intermediate file 112 and the object file 113 are generated by the compiler 121.
  • the executable file 114 is a file in a format executable by a processor, obtained by combining fragmented object codes.
  • the executable file 114 is generated by the linker 122.
  • the compiler 121 reads source code from the source file 111 and compiles it in accordance with a compile command input from the user. During the compilation process, the compiler 121 writes intermediate code into the intermediate file 112. The compiler 121 generates object code corresponding to the source code and writes it in the object file 113.
  • the linker 122 detects a library or other object file that is referenced by the object code. The linker 122 combines the detected library or other object file with the object file 113 to generate an executable file 114.
  • the compiler 121 includes an input unit 130, an optimization unit 140, and an output unit 150.
  • the input unit 130 includes a source code input unit 131, a lexical analysis unit 132, a semantic analysis unit 133, and an intermediate code generation unit 134.
  • the optimization unit 140 includes an intermediate code input unit 141, an analysis unit 142, an optimization execution unit 143, and an intermediate code output unit 144.
  • the output unit 150 includes an intermediate code input unit 151 and an object code generation unit 152.
  • the source code input unit 131 reads source code from the source file 111 specified by the compile command.
  • the lexical analyzer 132 performs lexical analysis on the source code read by the source code input unit 131. In lexical analysis, a character string included in a source code is divided into minimum unit words called “tokens”.
  • the semantic analysis unit 133 performs syntax analysis and semantic analysis on the token sequence generated by the lexical analysis unit 132. In the syntax analysis, based on the grammar of the programming language, a sequence of tokens is analyzed to generate a syntax tree. In semantic analysis, semantic information is added to the syntax tree, and the relationship between variable definitions and references is analyzed.
  • the intermediate code generation unit 134 generates an intermediate code based on the syntax tree generated by the semantic analysis unit 133 and writes it to the intermediate file 112.
  • the intermediate code input unit 141 reads the intermediate code from the intermediate file 112.
  • the analysis unit 142 searches the intermediate code read by the intermediate code input unit 141 for an instruction that can be optimized, and selects an optimization method. Optimization includes deleting unnecessary variables and intermediate calculations, reducing loops and conditional branches, and automatic parallelization. In addition, the optimization includes grouping simple instructions each instructing one operation into a composite instruction instructing a plurality of operations. Among the complex instructions, there are instructions dependent on the processor architecture.
  • the analysis unit 142 selects an optimization method in consideration of the target processor architecture.
  • the optimization execution unit 143 converts the intermediate code read by the intermediate code input unit 141 according to the optimization method selected by the analysis unit 142.
  • the analysis of the intermediate code by the analysis unit 142 and the conversion of the intermediate code by the optimization execution unit 143 may be repeatedly executed. That is, the analysis unit 142 may search for instructions that can be further optimized from the intermediate code converted by the optimization execution unit 143.
  • the intermediate code output unit 144 writes the intermediate code converted by the optimization execution unit 143 to the intermediate file 112.
  • the intermediate code input unit 151 reads the optimized intermediate code from the intermediate file 112.
  • the object code generation unit 152 converts the intermediate code read by the intermediate code input unit 151 into an object code described in machine language.
  • the object code generation unit 152 may temporarily convert the intermediate code into assembly code and convert the assembly code into object code. Then, the object code generation unit 152 writes the object code to the object file 113.
  • FIG. 4 is a block diagram illustrating a hardware example of the processor.
  • a processor 200 having hardware as shown in FIG. 4 is assumed as a target processor architecture.
  • the processor 200 has registers R0, R1,..., R63 (64 registers).
  • Registers R0, R1,..., R63 are 64-bit general-purpose registers that can be used from program instructions.
  • the 64 registers can be identified by a 6-bit register number.
  • the processor 200 has an arithmetic circuit that performs a shift logic composite operation (SL composite operation) in response to a shift logic composite instruction (SL composite instruction).
  • SL composite operation a shift logic composite operation
  • SL composite instruction a shift logic composite instruction
  • an SL compound operation including a shift operation and a logic operation is executed.
  • the SL complex operation in a broad sense includes the following operations.
  • the SL compound operation in a broad sense includes calculation steps 1, 2, and 3.
  • the shift amount (s1, s2,%) Designated in the designated direction (d1, d2,%) Is designated for each of the plurality of reference operands (rs1, rs2,). Shift operations of types (k1, k2,%) are performed.
  • the shift direction is right or left.
  • the type of shift operation is one of logical shift, arithmetic shift, and rotational shift.
  • a logical operation of a specified type (la1, la2,%) Is performed between each result of the calculation step 1 and a specified bit string (m1, m2,).
  • the types of logical operations include logical product (AND), logical sum (OR), exclusive logical sum (XOR), negative logical product (NAND), negative logical sum (NOR), and negative exclusive logical sum (XNOR). included.
  • the result of the operation step 2 is synthesized using the specified logical operations (lb1, lb2,...) In the specified order, and one definition operand (rd) is calculated.
  • the processor 200 is implemented with a subset of SL compound operations in a broad sense (in a narrow sense, SL compound operations in the second embodiment).
  • the processor 200 includes shift circuits 201 and 202, AND circuits 203 and 204, and OR circuits 205 and 206 as arithmetic circuits used for executing the SL compound instruction.
  • the shift circuit 201 shifts the data stored in the register having the register number rs1 (hereinafter sometimes referred to as R (rs1)).
  • R (rs1) the register number
  • the parameter d1 indicates the shift direction
  • the parameter k1 indicates the type of shift operation
  • the parameter s1 indicates the shift amount.
  • the shift circuit 202 shifts the data in the register R (rs2) based on the parameters d2, k2, and s2.
  • the parameter d2 indicates the shift direction
  • the parameter k2 indicates the type of shift operation
  • the parameter s2 indicates the shift amount.
  • the AND circuit 203 calculates a logical product between the result of the shift circuit 201 and the data of the register R (m1).
  • the AND circuit 204 calculates a logical product between the result of the shift circuit 202 and the data of the register R (m2).
  • the OR circuit 205 calculates a logical sum between the result of the AND circuit 203 and the result of the AND circuit 204.
  • the OR circuit 206 calculates a logical sum between the result of the OR circuit 205 and the data in the register R (rs3).
  • the result of the SL composite operation calculated by the OR circuit 206 is stored in the register R (rd).
  • FIG. 5 is a diagram showing a format example of the shift logic compound instruction.
  • An SL compound instruction in the format of instruction format 41 is input to the processor 200.
  • the instruction format 41 includes a 22-bit instruction code and 6-bit register numbers rd, rs1, rs2, rs3, shift_ctrl, m1, and m2, respectively.
  • the register R (rd) can be said to be a definition operand of the SL compound instruction.
  • the registers R (rs1), R (rs2), R (rs3), R (shift_ctrl), R (m1), and R (m2) can be said to be reference operands of the SL compound instruction.
  • the instruction code indicates that the instruction type is an SL compound instruction (SL_COMPOUND).
  • the register number rd indicates a register that stores the result of the SL compound operation.
  • the register number rs1 indicates a register in which data to be input to the shift circuit 201 is stored.
  • the register number rs2 indicates a register in which data to be input to the shift circuit 202 is stored.
  • the register number rs3 indicates a register in which data to be input to the OR circuit 206 is stored.
  • the register number shift_ctrl indicates a register in which a parameter value is stored.
  • the register number m1 indicates a register in which the mask bit string of the AND circuit 203 is stored.
  • the register number m2 indicates a register in which the mask bit string of the AND circuit 204 is stored.
  • a bit string in the format of the parameter format 42 is stored in the register R (shift_ctrl).
  • the parameter format 42 includes 1-bit parameters d1 and d2, 2-bit parameters k1 and k2, and 7-bit parameters s1 and s2.
  • the remaining 44 bits are unused bits (don't care 1, 2).
  • the parameter d1 indicates the shift direction of the shift circuit 201.
  • the parameter d2 indicates the shift direction of the shift circuit 202.
  • the parameter k1 indicates the type of shift operation of the shift circuit 201.
  • the parameter k2 indicates the type of shift operation of the shift circuit 202.
  • the parameter s1 indicates the number of bits as the shift amount of the shift circuit 201.
  • the parameter s2 indicates the number of bits as the shift amount of the shift circuit 202.
  • the program (executable file 114) generated by the compiling device 100 may cause the processor 200 to process floating point data.
  • IEEE 754 format floating point data is handled.
  • FIG. 6 is a diagram illustrating a format example of floating point data.
  • the floating point format 43 includes a 1-bit sign part S, an 11-bit exponent part E, and a 52-bit mantissa part F.
  • the floating-point data has the following meaning.
  • the floating point data means positive zero.
  • the exponent part E is 0 in all bits, and the mantissa part F is 1 or more, the floating-point data means a positive underflow state (a positive denormalized number).
  • the exponent part E is all bits 1 (all-bits-on), and the mantissa part F is all bits 0, the floating-point data means positive infinity.
  • the floating point data means a positive non-numeric value (NaN: Not a Number).
  • the floating-point data means a positive normalized number (normal floating-point number).
  • the floating-point data means negative zero.
  • the floating point data means a negative underflow state (negative denormalized number).
  • the floating-point data means negative infinity.
  • the floating-point data means a negative non-numeric value (NaN).
  • the exponent E is all bits 0 or all bits 1. For example, when checking whether the floating-point data indicates positive zero, positive infinity, negative zero, or negative infinity, the exponent E is all bits 0 or all bits 1, In addition, it is determined whether or not the mantissa part F is all 0 bits.
  • FIG. 7 is a diagram illustrating a first calculation example of partial bit string match determination.
  • a logical product is calculated between the data in the register R (rs1) and the bit string in the register R (rs2).
  • the register R (rs1) stores floating point data.
  • the register R (rs2) stores a mask bit string.
  • the mask bit string is a bit string in which the bit corresponding to the exponent E is set to 1 and the other bits are set to 0. E1, E2,..., E11 included in the exponent part E are extracted by the AND operation 211.
  • a comparison operation (EQ operation) 212 executed in response to one comparison instruction, the result of the AND operation 211 is compared with the bit string of the register R (m1). If they match, “1” is output, and if they do not match, “0” is output.
  • the register R (m1) stores a comparison bit string. This comparison bit string is a bit string in which all bits are set to zero.
  • the comparison operation 213 executed in response to the other comparison instruction, the result of the AND operation 211 is compared with the bit string of the register R (rs2). If they match, “1” is output, and if they do not match, “0” is output.
  • the bit string of the register R (rs2) is reused as a comparison bit string in the comparison operation 213.
  • the OR operation 214 executed in response to the OR instruction, a logical sum is calculated between the result of the comparison operation 212 and the result of the comparison operation 213.
  • the OR operation 214 outputs 1. That is, when the exponent part E is all 0 bits or all 1 bits, the final result is “1”; otherwise, the final result is “0”.
  • FIG. 8 is a diagram illustrating a second calculation example of partial bit string match determination.
  • a logical product is calculated between the data in the register R (rs1) and the bit string in the register R (rs2).
  • the register R (rs1) stores floating point data.
  • the register R (rs2) stores a mask bit string.
  • This mask bit string is a bit string in which the bits corresponding to the exponent part E and the mantissa part F are set to 1 and the other bits are set to 0.
  • the bit corresponding to the mantissa part F is also set to 1.
  • the result of the AND operation 211 is compared with the bit string of the register R (m1).
  • the register R (m1) stores a comparison bit string.
  • This comparison bit string is a bit string in which all bits are set to zero. Since the determination condition of the mantissa part F is all 0 bits, the bit corresponding to the mantissa part F of this comparison bit string is set to all 0 bits. If the determination condition of the mantissa part F is other than all bits 0, the bit corresponding to the mantissa part F of this comparison bit string may be changed according to the determination condition.
  • the result of the AND operation 211 is compared with the bit string of the register R (m2).
  • Another bit string for comparison is stored in the register R (m2).
  • the other comparison bit string is a bit string in which the bit corresponding to the exponent E is set to 1 and the other bits are set to 0. Since the judgment condition of the mantissa part F is all 0 bits, the bit corresponding to the mantissa part F of the other comparison bit string is set to all 0 bits.
  • the determination condition of the mantissa part F is other than all bits 0, the bit corresponding to the mantissa part F of the other comparison bit string may be changed in accordance with the determination condition in the same manner as the bit string of the register R (m1). .
  • comparison operation 212 it is determined whether the exponent part E is all bits 0 and the mantissa part F is all bits 0.
  • comparison operation 213 it is determined whether exponent part E is all 1 bits and mantissa part F is all 0 bits.
  • OR operation 214 a logical sum is calculated between the result of the comparison operation 212 and the result of the comparison operation 213. When the exponent part E is all bits 0 or all bits 1 and the mantissa part F is all bits 0, the final result output from the OR operation 214 is “1”. The result is “0”.
  • FIG. 9 is a diagram illustrating a third calculation example of partial bit string match determination.
  • the shift operation 221 is executed by the shift circuit 201 and the shift operation 222 is executed by the shift circuit 202 in accordance with the SL compound instruction.
  • an AND operation 223 is executed by the AND circuit 203
  • an AND operation 224 is executed by the AND circuit 204
  • an OR operation 225 is executed by the OR circuit 205
  • an OR operation 226 is executed by the OR circuit 206.
  • a comparison operation 227 is executed in response to the comparison instruction.
  • a 1-bit logical shift is performed on the floating point data stored in the register R (rs1) in the right direction.
  • the shift operation 222 the floating-point data stored in the register R (rs1) is not changed.
  • a logical product is calculated between the result of the shift operation 221 and the mask bit string stored in the register R (m1).
  • This mask bit string is a bit string in which bits other than the most significant bit (MSB: Most Significant Bit) among bits corresponding to the exponent part E are set to 1 and other bits are set to 0.
  • MSB Most Significant Bit
  • a bit string in which the exponent part E is 0, E1, E2,..., E10 and the mantissa part F is all 0 bits is generated.
  • a logical product is calculated between the result of the shift operation 222 and another mask bit string stored in the register R (m2).
  • the other mask bit string is a bit inversion of the mask bit string of the register R (m1).
  • a bit string in which the exponent E is E1, 0, 0,..., 0 and the other bits are the same as the original floating point data is generated.
  • a logical sum is calculated between the result of the AND operation 223 and the result of the AND operation 224.
  • a bit string in which the exponent part E is E1, E1, E2,..., E10 and the other bits are the same as the original floating point data is generated.
  • This bit string corresponds to the floating-point data in which only the exponent part E is arithmetically shifted by one bit to the right.
  • a logical sum is calculated between the result of the OR operation 225 and the bit string stored in the register R (rs3). However, a bit string of all 0 bits is stored in the register R (rs3). Therefore, in the OR operation 226, the result of the OR operation 225 is not changed.
  • the comparison operation 227 the result of the OR operation 226 is compared with the original floating point data stored in the register R (rs1). If they match, “1” is output, and if they do not match, “0” is output.
  • FIG. 10 is a diagram illustrating a fourth calculation example of partial bit string match determination.
  • the shift operations 221, 222, the AND operations 223, 224, the OR operations 225, 226 and the comparison operation 227 are executed as in the case of FIG.
  • the bit string of the register R (m2) input to the AND operation 224 and the bit string of the register R (rs3) input to the OR operation 226 are different from those in FIG.
  • the register R (m2) stores a mask bit string.
  • This masking bit string is a bit string in which the MSB of the bit corresponding to the sign part S and the bit corresponding to the exponent part E is set to 1 and the other bits are set to 0. Since the judgment condition of the mantissa part F is all 0 bits, the bit corresponding to the mantissa part F of this mask bit string is set to all 0 bits. When the condition that some bits of the mantissa part F are 0 (OFF constraint) is given, the bit having the OFF constraint among the bits corresponding to the mantissa part F is set to 0 and corresponds to the mantissa part F Other bits may be set to 1 among the bits to be processed.
  • the bit string stored in the register R is a bit string of all 0 bits. Since the determination condition of the mantissa part F is all 0 bits, the bit corresponding to the mantissa part F of this bit string is set to all 0 bits. When the condition that some bits of the mantissa part F are 1 (ON constraint) is given, the bit having the ON constraint among the bits corresponding to the mantissa part F is set to 1, and the mantissa part F is supported. Of these bits, other bits may be set to 0.
  • the bit having the OFF constraint is set to 0, the bit having the ON constraint is set to 1, and the bit having neither the OFF constraint nor the ON constraint is the original floating The same value as the decimal point data is set.
  • the mantissa part F of the bit string output by the OR operation 226 is all bits 0.
  • the above determination process can be realized by four operations, and when the SL compound instruction is used, the same determination process can be realized by seven operations.
  • two shift operations, two AND operations, and two OR operations are executed continuously in the processor 200 in response to one SL compound instruction.
  • four instructions are issued when the SL compound instruction is not used, and two instructions are issued when the SL compound instruction is used. Therefore, in many cases, the above-described determination process can be executed at higher speed by using the SL compound instruction.
  • the compiling device 100 optimizes the determination process that does not use the SL compound instruction to use the SL compound instruction in the optimization process for the intermediate code.
  • the optimization will be described on the assumption that the calculation shown in FIG. 8 is converted into the calculation shown in FIG. That is, it is assumed that the determination part determines whether the exponent part E is all bits 0 or all bits 1 and the mantissa part F is all bits 0.
  • FIG. 11 is a diagram illustrating an example of optimization using the SL compound instruction.
  • the intermediate code 115 is generated by the intermediate code generation unit 134 of the input unit 130 based on the source code.
  • the intermediate code 115 includes seven instructions of instructions # 1 to # 7.
  • Instruction # 1 is an instruction for storing the constant 0x7FFFFFFFFFFFFF in the register R1.
  • the register R1 corresponds to the register R (rs2) in FIG.
  • the instruction # 2 is an instruction for storing the constant 0x0000000000000000000 in the register R2.
  • the register R2 corresponds to the register R (m1) in FIG.
  • the instruction # 3 is an instruction for storing the constant 0x7FF0000000000000 in the register R3.
  • the register R3 corresponds to the register R (m2) in FIG. Note that the floating point data is stored in the register R0.
  • the register R0 corresponds to the register R (rs1) in FIG.
  • Instruction # 4 is an AND instruction with the registers R0 and R1 as reference operands and the register R4 as definition operands.
  • the register R4 stores a logical product between the floating point data and the constant of the register R1.
  • Instruction # 4 corresponds to AND operation 211 in FIG.
  • the instruction # 5 is a comparison instruction using the registers R4 and R2 as reference operands and the register R5 as a definition operand.
  • the register R5 stores the comparison result between the operation result of the instruction # 4 and the constant of the register R2.
  • the instruction # 5 corresponds to the comparison operation 212 in FIG.
  • Instruction # 6 is a comparison instruction using registers R4 and R3 as reference operands and register R6 as a defined operand.
  • the register R6 stores the comparison result between the operation result of the instruction # 4 and the constant of the register R3.
  • Instruction # 6 corresponds to the comparison operation 213 in FIG.
  • the instruction # 7 is an OR instruction using the registers R5 and R6 as reference operands and the register R7 as a definition operand.
  • the register R7 stores the logical sum of the comparison result of the instruction # 5 and the comparison result of the instruction # 6.
  • Instruction # 7 corresponds to OR operation 214 in FIG.
  • one register (definition operand) is defined by one instruction and is referenced by one or more instructions.
  • the intermediate code 116 is converted from the intermediate code 115 by the optimization execution unit 143 of the optimization unit 140.
  • the intermediate code 116 includes six instructions of instructions # 11 to # 16.
  • Instruction # 11 is an instruction for storing the constant 0x000000000000000 in the register R8.
  • the register R8 corresponds to the register R (rs3) in FIG.
  • the instruction # 12 is an instruction for storing the constant 0x0000000100000000 in the register R9.
  • the constant of the register R9 has the format of the parameter format 42 in FIG.
  • the instruction # 13 is an instruction for storing the constant 0x3FF0000000000000 in the register R10.
  • the register R10 corresponds to the register R (m1) in FIG.
  • the instruction # 14 is an instruction for storing the constant 0xC000000000000000000 in the register R11.
  • the register R11 corresponds to the register R (m2) in FIG.
  • Instruction # 15 is an SL compound instruction (SL_COMPOUND) having the registers R0, R8, R9, R10, and R11 as reference operands and the register R12 as a definition operand.
  • the register R12 corresponds to the register R (rd) in FIG.
  • the register R12 stores a bit string in which only the exponent part E of the floating point data is arithmetically shifted by one bit to the right and the mantissa part F is replaced with all zeros.
  • the instruction # 16 is a comparison instruction using the registers R0 and R12 as reference operands and the register R7 as a definition operand. Instruction # 16 corresponds to the comparison operation 227 of FIG.
  • the register R7 stores a comparison result between the operation result of the instruction # 15 and the original floating point data.
  • FIG. 12 is a flowchart illustrating an example of a compilation procedure.
  • S1 When a compile command is input from the user, the source code input unit 131 reads the source code from the source file 111 specified by the compile command.
  • the lexical analyzer 132 performs lexical analysis on the source code and divides it into token strings.
  • the semantic analysis unit 133 performs syntax analysis and semantic analysis on the token sequence obtained by the lexical analysis, and generates a syntax tree.
  • the intermediate code generation unit 134 generates an intermediate code corresponding to the source code based on the syntax tree and writes it to the intermediate file 112.
  • the intermediate code input unit 141 reads the intermediate code from the intermediate file 112.
  • the analysis unit 142 detects code that can be optimized from the intermediate code.
  • the code that can be optimized includes a code that implements a process (partial bit string match determination) for determining whether or not some of the bit strings in the data are all 0s or all 1s.
  • the partial bit string match determination includes a case where an OFF constraint or an ON constraint is applied to other bits in the data. Details of the method of detecting the partial bit string match determination code will be described later.
  • the analysis unit 142 selects an optimization method for the detected code that can be optimized.
  • the optimization using the SL compound instruction is selected for the partial bit string match determination code.
  • the optimization execution unit 143 optimizes the intermediate code by the method selected by the analysis unit 142 (updates the intermediate code). Details of optimization using the SL compound instruction will be described later.
  • the intermediate code output unit 144 writes (overwrites) the intermediate code optimized by the optimization execution unit 143 to the intermediate file 112.
  • the temporary data used in steps S3 and S4 will be described.
  • FIG. 13 is a diagram illustrating a structure example of instruction data and dependency data.
  • the analysis unit 142 When analyzing the intermediate code, the analysis unit 142 generates instruction data for each instruction included in the intermediate code. The analysis unit 142 generates dependency data for each dependency relationship between instructions. The generated instruction data and dependency data are stored in the RAM 102.
  • the instruction data 161 includes items of instruction number, instruction code, definition operand, reference operand, immediately preceding instruction, and immediately following instruction.
  • the instruction number is identification information for identifying an instruction in the intermediate code. For example, a line number can be used.
  • the instruction code indicates the type of instruction such as an assignment instruction (SET instruction), an AND instruction, an OR instruction, or a comparison instruction.
  • the definition operand indicates a register in which the result of the instruction is written. One definition operand is designated for one instruction.
  • the reference operand indicates a register storing data referred to by the instruction or a constant referred to by the instruction. One or more reference operands are designated per instruction.
  • the immediately preceding instruction indicates an instruction described immediately before the instruction in the intermediate code.
  • the immediately following instruction indicates an instruction described immediately after the instruction in the intermediate code.
  • the instruction data 161 shown in FIG. 13 corresponds to the instruction # 1 in FIG.
  • the dependency data 162 includes items of an edge number, a definition operand, a definition instruction, and a reference instruction.
  • the edge number is identification information for identifying a definition reference relationship in which another instruction refers to a register (definition operand) in which data is written by one instruction.
  • the definition operand indicates a register in which data is written by one instruction and referenced by another instruction.
  • the definition instruction indicates an instruction for writing data into a register, that is, an instruction having the register as a definition operand.
  • the reference instruction indicates an instruction that refers to a register, that is, an instruction having the register as a reference operand.
  • FIG. 14 is a diagram illustrating a structure example of target processing data.
  • the analysis unit 142 generates target process data each time a partial bit string match determination code is detected from the intermediate code.
  • the generated target processing data is stored in the RAM 102.
  • the target process data 163 includes items of process ID, replacement target instruction, definition operand, reference operand, determination bit, OFF constraint bit, ON constraint bit, and ignore bit.
  • the process ID is identification information for identifying the detected partial bit string match determination code.
  • the replacement target instruction indicates the last instruction included in the partial bit string match determination code.
  • the definition operand indicates a register that stores the result of partial bit string match determination.
  • the reference operand indicates a register that stores input data (for example, floating point data) to be subjected to partial bit string match determination.
  • the determination bit indicates a range of a bit string for determining whether all 0s or all 1s are present.
  • the OFF constraint bit indicates a bit for determining whether or not the value is 0.
  • the ON constraint bit indicates a bit for determining whether or not the value is 1.
  • the ignore bit indicates a bit other than the determination bit, the OFF constraint bit, and the ON constraint bit.
  • the target processing data 163 shown in FIG. 14 corresponds to the calculation of FIG. 8 and the intermediate code 115 of FIG.
  • FIG. 15 is a flowchart illustrating an exemplary procedure for detecting an optimization target. This optimization target detection is executed in step S3 described above.
  • the analysis unit 142 determines whether there are remaining instructions in the instruction data set. If there are remaining instructions, the process proceeds to step S11, and if not, the process ends. (S11) The analysis unit 142 selects one instruction from the set of instruction data (instr). Normally, instructions are selected in ascending order of instruction numbers.
  • step S12 The analysis unit 142 determines whether the instruction code of the instruction instr selected in step S11 is OR (logical sum). If the instruction code is OR, the process proceeds to step S13. If the instruction code is not OR, the process proceeds to step S10.
  • the analysis unit 142 identifies two reference operands of the instruction instr.
  • the analysis unit 142 searches the set of dependency data for a definition instruction (cmp_instr [1]) that defines the first reference operand.
  • the analysis unit 142 searches for a definition instruction (cmp_instr [2]) that defines the second reference operand.
  • the analysis unit 142 determines whether the instruction codes of both the instruction cmp_instr [1] and the instruction cmp_instr [2] are EQ (comparison). If the instruction code is EQ, the process proceeds to step S15. If not, the process proceeds to step S10.
  • the analysis unit 142 identifies two reference operands of the instruction cmp_instr [1].
  • the analysis unit 142 searches the set of dependency data for a definition instruction (and_instr [1]) that defines the first reference operand.
  • the analysis unit 142 searches for a definition instruction (set_instr [1]) that defines the second reference operand.
  • the analysis unit 142 identifies two reference operands of the instruction cmp_instr [2].
  • the analysis unit 142 searches the set of dependency data for a definition instruction (and_instr [2]) that defines the first reference operand.
  • the analysis unit 142 searches for a definition instruction (set_instr [2]) that defines the second reference operand.
  • step S17 The analysis unit 142 determines whether the instruction and_instr [1] searched in step S15 and the instruction and_instr [2] searched in step S16 are the same instruction. If they are the same, the process proceeds to step S18. If they are different, the process proceeds to step S10.
  • step S18 In the analysis unit 142, the instruction code of the instruction and_instr [1] is AND (logical product), and the instruction codes of both the instruction set_instr [1] and the instruction set_instr [2] are SET (assignment). Judge. If the condition is satisfied, the process proceeds to step S19. If the condition is not satisfied, the process proceeds to step S10.
  • the analysis unit 142 identifies the second reference operand of the instruction and_instr [1].
  • the analysis unit 142 searches the set of dependency data for a definition instruction (set_instr [0]) that defines the second reference operand.
  • step S20 The analysis unit 142 determines whether the instruction code of the instruction set_instr [0] searched in step S19 is SET (assignment). If the instruction code is SET, the process proceeds to step S21, and if not, the process proceeds to step S10.
  • FIG. 16 is a flowchart (continued) illustrating an example of the procedure for detecting the optimization target.
  • the analysis unit 142 generates target process data 163.
  • the analysis unit 142 sets the replacement target instruction of the target processing data 163 to the instruction instr.
  • the analysis unit 142 sets the definition operand of the target process data 163 as the definition operand of the instruction instr, and sets the reference operand as the first reference operand of the instruction and_instr [1].
  • the analysis unit 142 defines variables mask_bit, cmp_bit [1], and cmp_bit [2].
  • the analysis unit 142 sets the reference operand (constant) of the instruction set_instr [0] in the variable mask_bit.
  • the analysis unit 142 sets the reference operand (constant) of the instruction set_instr [1] in the variable cmp_bit [1], and sets the reference operand (constant) of the instruction set_instr [2] in the variable cmp_bit [2].
  • the analysis unit 142 calculates the determination bit of the target processing data 163 as AND (XOR (cmp_bit [1], cmp_bit [2]), mask_bit).
  • the analysis unit 142 calculates the OFF constraint bit of the target processing data 163 as AND (NOR (cmp_bit [1], cmp_bit [2]), mask_bit).
  • the analysis unit 142 calculates the ON restriction bit of the target processing data 163 as AND (AND (cmp_bit [1], cmp_bit [2]), mask_bit).
  • the analysis unit 142 calculates the neglected bit of the target processing data 163 as NOT (mask_bit).
  • step S24 The analysis unit 142 determines whether or not the determination bit calculated in step S23 is all 0 (sequence of 0). If the determination bits are all 0, the partial bit string match determination is not substantially performed, so the target process data 163 is discarded and the process proceeds to step S10. If the determination bit is not all 0, the process proceeds to step S25.
  • step S25 The analysis unit 142 determines whether “1” included in the determination bit calculated in step S23 is continuous. If the determination bit “1” is continuous, the process proceeds to step S26. When the determination bit “1” is discontinuous, the target processing data 163 is discarded because the target bit is not an optimization target, and the process proceeds to step S10.
  • FIG. 17 is a flowchart illustrating an exemplary procedure for executing optimization.
  • step S4 This optimization execution is executed in step S4 described above.
  • the analysis unit 142 determines whether there is unselected target processing data among the target processing data generated by the optimization target detection of FIGS. If there is an unselected item, the process proceeds to step S31. If all are selected, the process proceeds to step S41.
  • the analysis unit 142 selects one target process data.
  • the analysis unit 142 defines variables D_rs3, D_shift_ctrl, D_m1.
  • the analysis unit 142 substitutes the ON restriction bit described in the target process data selected in Step S31 for the variable D_rs3.
  • the analysis unit 142 substitutes the constant 0x0000000100000000 for the variable D_shift_ctrl.
  • the analysis unit 142 substitutes the determination bit described in the target process data into the variable D_m1.
  • the analysis unit 142 inverts the most significant “1” of the variable D_m1 to “0”.
  • the analysis unit 142 defines a variable D_m2. Further, the analysis unit 142 extracts the OFF constraint bit from the target processing data. Then, the analysis unit 142 substitutes AND (NOT (D_m1), NOT (OFF constraint bit)) for the variable D_m2.
  • the analysis unit 142 defines variables ref and def.
  • the analysis unit 142 assigns the reference operand described in the processing target data to the variable ref, and assigns the definition operand described in the processing target data to the variable def.
  • the analysis unit 142 generates a SET instruction that assigns the value of D_rs3 to the register R (rs3) (new_instr [1]).
  • the analysis unit 142 generates a SET instruction that assigns the value of D_shift_ctrl to the register R (shift_ctrl) (new_instr [2]).
  • the analysis unit 142 generates a SET instruction that assigns the value of D_m1 to the register R (m1) (new_instr [3]).
  • the analysis unit 142 generates a SET instruction that assigns the value of D_m2 to the register R (m2) (new_instr [4]).
  • the analysis unit 142 may arbitrarily select a free register as the registers R (rs3), R (shift_ctrl), R (m1), and R (m2).
  • the analysis unit 142 uses the registers R (ref), R (rs3), R (shift_ctrl), R (m1), and R (m2) as reference operands, and the SL composite having the register R (rd) as a definition operand.
  • An instruction is generated (new_instr [5]). Note that the analysis unit 142 may arbitrarily select a free register as the register R (rd).
  • the analysis unit 142 generates a comparison instruction using the registers R (ref) and R (rd) as reference operands and the register R (def) as a definition operand (new_instr [6]).
  • a register that stores input data for example, floating point data
  • a register that stores a final determination result are the same before and after optimization.
  • the analysis unit 142 determines whether the instructions new_instr [1], new_instr [2], new_instr [3], new_instr [4], new_instr [5], and new_instr [6] are all empty (NULL). If the condition is satisfied, the process proceeds to step S40. If the condition is not satisfied, the instruction generated in steps S36 to S38 is discarded, and the process proceeds to step S30.
  • the optimization execution unit 143 executes the instructions new_instr [1], new_instr [2], new_instr [3], new_instr [4], new_instr [5], new_instr [6] in the above order with respect to the intermediate code. insert.
  • the insertion position is next to the replacement target instruction described in the processing target data selected in step S31. Then, the process proceeds to step S30.
  • FIG. 18 is a flowchart (continuation) illustrating an example of the procedure for performing optimization.
  • the optimization execution unit 143 deletes, from the intermediate code, instructions that are no longer necessary as a result of optimization.
  • the instructions that are no longer necessary include the pre-optimization instructions detected in steps S10 to S20 described above. This process is sometimes called Dead Code Elimination.
  • the optimization execution unit 143 determines whether the instruction generated in the above steps S36 to S38 is present in the loop. If it exists inside the loop, the optimization execution unit 143 moves the instructions new_instr [1], new_instr [2], new_instr [3], and new_instr [4], which are SET instructions, before the loop. As a result, it is not necessary to repeatedly substitute constants into the registers R (rs3), R (shift_ctrl), R (m1), and R (m2). This process is sometimes called Invariant Code Motion.
  • a partial bit string (for example, the exponent part E of floating point data) in the input data is all 0 or all 1 from the intermediate code before optimization. Is detected.
  • the detected code is optimized to a code using the SL compound instruction.
  • the SL compound instruction By using the SL compound instruction, data obtained by shifting only a part of the bit string in the input data can be generated with one instruction. As a result, the number of instructions in the program can be reduced, and the processing by the processor 200 can be speeded up.
  • automatic parallelization becomes easy.
  • the conversion to the code using the SL compound instruction is realized in the compiler 121.
  • the conversion may be performed in another device or other software.
  • the conversion may be performed in an assembler that converts assembly code into object code or a binary optimizer that analyzes and optimizes object code.
  • the information processing according to the first embodiment can be realized by causing the code conversion apparatus 10 to execute a program.
  • the information processing according to the second embodiment can be realized by causing the compiling device 100 to execute a program.
  • the program can be recorded in a computer-readable recording medium (for example, the recording medium 33).
  • a computer-readable recording medium for example, the recording medium 33.
  • the recording medium for example, a magnetic disk, an optical disk, a magneto-optical disk, a semiconductor memory, or the like can be used.
  • Magnetic disks include FD and HDD.
  • Optical disks include CD, CD-R (Recordable) / RW (Rewritable), DVD, and DVD-R / RW.
  • the program may be recorded and distributed on a portable recording medium. In this case, the program may be copied from a portable recording medium to another recording medium such as an HDD (for example, the HDD 103) and executed.
  • an HDD for example, the HDD 103

Abstract

　部分ビット列に対する判定処理を効率化する。　コード変換装置（１０）は、第１のコード（１３）を、シフト演算と論理演算とを１つの命令で指示する複合命令（ＭＣ）を使用可能な第２のコード（１４）に変換する。変換部（１２）は、データの中の一部のビット列が０の列であるか判定する命令（Ｍ１）と、当該一部のビット列が１の列であるか判定する命令（Ｍ２）と、命令（Ｍ１，Ｍ２）の結果を合成する命令（Ｍ３）とを含む判定コード（１３ａ）を検出する。変換部（１２）は、シフト演算によって少なくとも上記一部のビット列がシフトされ、論理演算によってシフト後の上記一部のビット列とデータの中の他のビット列とが合成されるように引数を設定した複合命令（ＭＣ）と、複合命令（ＭＣ）の結果とデータとを比較する命令（Ｍ４）とを含む判定コード（１４ａ）を生成する。

Description

コード変換プログラム、コード変換装置およびコード変換方法
　本発明はコード変換プログラム、コード変換装置およびコード変換方法に関する。
　ＣＰＵ（Central Processing Unit）などのプロセッサの多くは、２進数で表現されたデータをビット列とみなしてビット演算を行う基本的な命令を実行することができる。ビット演算に関する基本的な命令には、ビット反転（ＮＯＴ）・論理和（ＯＲ）・論理積（ＡＮＤ）・排他的論理和（ＸＯＲ）などの論理演算の命令や、算術シフト・論理シフト・回転シフトなどのシフト演算の命令が含まれ得る。ビット列に対する複雑な処理についても、このような基本的な命令を組み合わせることで実現可能である。
　ただし、論理演算命令やシフト命令などの基本的な命令のみを用いて、ビット列に対する複雑な処理を実現しようとすると、発行する命令が多くなってしまう場合がある。例えば、１つのレジスタに格納されたデータの中から、不連続な２つのビット列を抽出して結合する処理を考える。この処理を実現するプログラムの一例として、抽出するビット列毎にＡＮＤ命令を用いて当該ビット列以外の部分をマスクし、ビット列毎にシフト命令を用いて位置調整を行い、ＯＲ命令を用いて２つのビット列を結合するものが考えられる。この場合、少なくとも５つの基本的な命令が発行されることになる。
　これに対し、頻繁に実行され得る処理については、基本的な命令の他に専用の命令を用意し、ハードウェアによって高速に実行できるようにすることが提案されている。
　例えば、データの中の一部分のビットのみシフトすることができる計算機が提案されている。この計算機は、シフト量を指定する第１のフィールドとシフトを禁止するビット領域を指定する第２のフィールドとを含むシフト命令を受け付ける。計算機は、シフト回路とセレクタ回路とを有する。シフト回路は、第１のフィールドで指定されたシフト量に応じてデータをシフトする。セレクタ回路は、第２のフィールドで指定されたビット領域に属するビット位置については、元のデータのビットを選択してレジスタに出力する。一方、セレクタ回路は、第２のフィールドで指定されたビット領域に属さないビット位置については、シフト回路が出力するシフトデータのビットを選択してレジスタに出力する。
　また、複数の浮動小数点数の指数部をブロック単位で共通化する（正規化する）半導体集積回路が提案されている。正規化では、ブロック内の浮動小数点数の中で指数の最大値を特定し、当該最大値に応じて各浮動小数点数の仮数部をシフトする。この半導体集積回路は、ビット列生成回路と指数算出回路とを有する。ビット列生成回路は、各浮動小数点数を示すビット列について、隣接するビットが同じか異なるかを示す他のビット列を生成する。指数算出回路は、ビット列生成回路が生成した複数の浮動小数点数に対応する他のビット列の論理和を算出し、論理和のビット列に基づいて共通の指数を決定する。
特開２０００－９９３２７号公報 国際公開第２０１１／１６１８５９号
　ところで、プロセッサに実行させたい処理として、データ中の一部のビット列がオール０（０の列）またはオール１（１の列）であるか否か、すなわち、ビット列に含まれる全てのビットの値が一致しているか否かを判定することが挙げられる。例えば、ＩＥＥＥ（Institute of Electrical and Electronics Engineers）７５４に規定された浮動小数点数の規格では、データが特殊な数値を表しているとき、指数部を示すビット列がオール０またはオール１になる場合がある。このため、数値計算ライブラリなど、浮動小数点数を扱うプログラムの中には、データの一部分である指数部のビット列がオール１またはオール０であるか否かを頻繁にチェックするものがある。
　しかし、多くのプロセッサには、データ中の一部のビット列がオール０またはオール１であるか否か判定する専用の命令は用意されていない。そのため、前述のように論理演算命令やシフト命令などの基本的な命令を用いて、オール０またはオール１を判定するプログラムが作成されることになり、判定処理の効率が良くないという問題がある。一方で、プロセッサの中には、１つの命令でシフト演算と論理演算とを指示する複合命令を実行することができるものがある。このような複合命令を活用することができれば、部分ビット列に対する判定処理を効率化できる余地がある。
　１つの側面では、本発明は、部分ビット列に対する判定処理を効率化できるコード変換プログラム、コード変換装置およびコード変換方法を提供することを目的とする。
　１つの態様では、コンピュータに以下の処理を実行させるコード変換プログラムが提供される。第１のコードを、シフト演算とシフト演算の結果に対する論理演算とを１つの命令で指示する複合命令を使用可能な第２のコードに変換する場合に、第１のコードから、データの中の一部のビット列が０の列であるか判定する第１の命令と、一部のビット列が１の列であるか判定する第２の命令と、第１の命令および第２の命令の結果を合成する第３の命令とを含む判定コードを検出する。判定コードに基づいて、シフト演算によって少なくとも一部のビット列がシフトされ、論理演算によってシフト後の一部のビット列とデータの中の他のビット列とが合成されるように引数を設定した複合命令と、複合命令の結果とデータとを比較する第４の命令とを含む他の判定コードを生成する。第２のコードに他の判定コードを含める。
　また、１つの態様では、第１のコードを記憶する記憶部と、第１のコードを、シフト演算とシフト演算の結果に対する論理演算とを１つの命令で指示する複合命令を使用可能な第２のコードに変換する変換部と、を有するコード変換装置が提供される。また、１つの態様では、コンピュータが実行するコード変換方法が提供される。
　１つの側面では、部分ビット列に対する判定処理を効率化できる。
　本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
第１の実施の形態のコード変換装置を示す図である。 コンパイル装置のハードウェア例を示すブロック図である。 コンパイル装置の機能例を示すブロック図である。 プロセッサのハードウェア例を示すブロック図である。 シフト論理複合命令のフォーマット例を示す図である。 浮動小数点データのフォーマット例を示す図である。 部分ビット列一致判定の第１の演算例を示す図である。 部分ビット列一致判定の第２の演算例を示す図である。 部分ビット列一致判定の第３の演算例を示す図である。 部分ビット列一致判定の第４の演算例を示す図である。 ＳＬ複合命令を用いた最適化の例を示す図である。 コンパイルの手順例を示すフローチャートである。 命令データと依存性データの構造例を示す図である。 対象処理データの構造例を示す図である。 最適化対象検出の手順例を示すフローチャートである。 最適化対象検出の手順例を示すフローチャート（続き）である。 最適化実行の手順例を示すフローチャートである。 最適化実行の手順例を示すフローチャート（続き）である。
　以下、本実施の形態を図面を参照して説明する。
　［第１の実施の形態］
　図１は、第１の実施の形態のコード変換装置を示す図である。
　第１の実施の形態のコード変換装置１０は、第１のコード１３を第２のコード１４に変換する。第１のコード１３および第２のコード１４は、命令を用いてプロセッサに実行させる処理を記述したものであり、プログラムと呼ばれてもよい。
　コード変換装置１０としては、様々な種類の変換装置が考えられる。例えば、コード変換装置１０は、コンパイラでもよい。その場合、第１のコード１３はソースコードまたは中間コードであり、第２のコード１４は中間コード、アセンブリコードまたはオブジェクトコード（機械語コード）である。また、コード変換装置１０は、アセンブラでもよい。その場合、第１のコード１３はアセンブリコードであり、第２のコード１４はオブジェクトコードである。また、コード変換装置１０は、バイナリオプティマイザでもよい。その場合、第１のコード１３および第２のコード１４は、オブジェクトコードである。
　コード変換装置１０は、コンパイルプログラム、アセンブリプログラム、バイナリ最適化プログラムなどの変換プログラムを実行するコンピュータであってもよい。コンピュータは、ユーザが操作するクライアントコンピュータ（端末装置と言うこともできる）でもよいし、クライアントコンピュータからアクセスされるサーバコンピュータでもよい。なお、第２のコード１４または第２のコード１４に基づいて生成されるオブジェクトコードは、コード変換装置１０が備えるプロセッサに実行させてもよいし、他のコンピュータが備えるプロセッサに実行させてもよい。
　コード変換装置１０は、記憶部１１および変換部１２を有する。記憶部１１は、ＲＡＭ（Random Access Memory）などの揮発性の記憶装置でもよいし、ＨＤＤ（Hard Disk Drive）やフラッシュメモリなどの不揮発性の記憶装置でもよい。変換部１２は、プロセッサを用いて実現できる。プロセッサは、ＣＰＵやＤＳＰ（Digital Signal Processor）であってもよい。また、プロセッサは、ＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field Programmable Gate Array）などの特定用途の電子回路を含んでもよい。プロセッサは、例えば、ＲＡＭなどのメモリに記憶されたプログラムを実行する。複数のプロセッサの集合（マルチプロセッサ）を「プロセッサ」と呼ぶこともある。
　記憶部１１は、第１のコード１３を記憶する。第１のコード１３は、判定コード１３ａを含む。判定コード１３ａは、データの中の一部のビット列がオール０（０の列）またはオール１（１の列）であるか、すなわち、当該一部のビット列に含まれる全てのビットの値が同一であるか判定するコードである。判定コード１３ａは、データの中の一部のビット列が０の列であるか判定する命令Ｍ１と、当該一部のビット列が１の列であるか判定する命令Ｍ２と、命令Ｍ１，Ｍ２の結果を合成する命令Ｍ３とを含む。
　判定コード１３ａは、命令Ｍ１の前に、データに含まれる判定対象のビット列以外の他のビット列を０にマスクする他の命令を含んでもよい。当該他の命令は、例えば、ＡＮＤ命令を用いて実現できる。命令Ｍ１は、マスクされたデータと判定対象のビット列がオール０であるサンプルデータとを比較する命令であってもよく、例えば、比較命令を用いて実現できる。命令Ｍ２は、マスクされたデータと判定対象のビット列がオール１であるサンプルデータとを比較する命令であってもよく、例えば、比較命令を用いて実現できる。命令Ｍ３は、例えば、命令Ｍ１，Ｍ２の結果の論理和を算出するＯＲ命令である。
　変換部１２は、記憶部１１に記憶された第１のコード１３を第２のコード１４に変換する。このとき、第２のコード１４は、処理効率が向上するように（例えば、処理速度の向上およびメモリ使用量の削減の少なくとも一方が実現されるように）最適化される。最適化においては、第２のコード１４または第２のコード１４から生成されるオブジェクトコードを実行するプロセッサのアーキテクチャに依存した命令を使用してもよい。
　第１の実施の形態では、アーキテクチャ依存の命令として、以下に説明する複合命令を第２のコード１４において使用可能であるものとする。この複合命令は、シフト演算と当該シフト演算の結果に基づく１以上の論理演算とを、１つの命令で指示するものである。例えば、データに対してシフトを行い、シフト結果に対してＡＮＤ演算を行い、ＡＮＤ演算の結果に対して更にＯＲ演算を行うことを、１つの複合命令によってプロセッサに指示することができる。複合命令を解釈可能なプロセッサは、シフト演算と１以上の論理演算とを連続的に実行することができる演算回路を有している。
　変換部１２は、第１のコード１３の中から、最適化対象として判定コード１３ａを検出する。すると、変換部１２は、判定コード１３ａに基づいて、判定コード１３ａと同じ処理結果が得られる判定コード１４ａを生成する。判定コード１４ａは、複合命令を用いて判定コード１３ａを最適化したものであり、複合命令ＭＣと命令Ｍ４を含む。
　複合命令ＭＣに対しては、シフト演算によってデータのうち少なくとも判定対象のビット列がシフトされ、論理演算によってシフト後のビット列とデータ中の他のビット列とが合成されるように、引数が設定される。例えば、シフト演算によってデータ全体がシフトされ、ＡＮＤ演算によってシフト後のデータから所望の範囲のビット列が抽出され、ＯＲ演算によって所望の範囲のビット列とデータ中の他のビット列とが合成される。複合命令ＭＣを実行することで、データの中の判定対象となる一部のビット列のみシフトすることができる。シフトは、例えば、右方向への１ビットの算術シフトとする。命令Ｍ４は、複合命令ＭＣの結果と元のデータとを比較する比較命令である。変換部１２は、生成した判定コード１４ａを第２のコード１４に含めるようにする。
　ここで、判定コード１４ａによって判定コード１３ａと同じ処理結果が得られることを説明する。一例として、データはｘ１，ｘ２，ｘ３，ｘ４，ｘ５，ｘ６，ｘ７，ｘ８の８ビットデータであり、ｘ３，ｘ４，ｘ５，ｘ６の４ビットの値が同一か判定するとする。
　判定コード１３ａでは、ビット列ｘ３，ｘ４，ｘ５，ｘ６が抽出され、命令Ｍ１によってこのビット列が００００であるか判定され、命令Ｍ２によってこのビット列が１１１１であるか判定される。そして、命令Ｍ３によって、命令Ｍ１，Ｍ２の結果の何れか一方が真であるか判定される。これにより、ビット列ｘ３，ｘ４，ｘ５，ｘ６がオール０またはオール１か、すなわち、全てのビットの値が同じであるか否か判定できる。
　一方、判定コード１４ａでは、複合命令ＭＣによって、データｘ１，ｘ２，ｘ３，ｘ４，ｘ５，ｘ６，ｘ７，ｘ８のうち判定対象のビット列のみシフトされる。ここでは、判定対象のビット列が右方向に１ビットだけ算術シフトされるとする。これにより、元のデータがｘ１，ｘ２，ｘ３，ｘ３，ｘ４，ｘ５，ｘ７，ｘ８に変換される。そして、命令Ｍ４によって、複合命令ＭＣで変換されたデータと元のデータが同一か否か判定される。
　命令Ｍ４の結果が真となる条件は、比較するビット列の間で同じ位置にあるビットの値が同じであること、すなわち、ｘ３＝ｘ３かつｘ３＝ｘ４かつｘ４＝ｘ５かつｘ５＝ｘ６が成立していることである。この等式をまとめると、命令Ｍ４の結果が真となる条件は、ｘ３＝ｘ４＝ｘ５＝ｘ６となる。これは、判定対象のビット列ｘ３，ｘ４，ｘ５，ｘ６がオール０またはオール１であることを意味する。よって、判定コード１４ａにおける命令Ｍ４の結果は、判定コード１３ａにおける命令Ｍ３の結果と一致する。
　第１の実施の形態のコード変換装置１０によれば、第１のコード１３から、データ中の一部のビット列が０の列または１の列であるか判定する判定コード１３ａが検出される。そして、判定コード１３ａに基づいて、複合命令を用いて上記の一部のビット列のみをシフトし、シフトしたデータと元のデータとを比較する判定コード１４ａが生成される。判定コード１４ａは、シフト演算と論理演算とを１つの命令で指示する複合命令を利用して、判定コード１３ａと同じ処理結果を得ることができるものである。
　これにより、第２のコード１４の命令数を第１のコード１３よりも削減することができる。特に、クリティカルパス上に並ぶ命令の数を削減することができる。よって、あるビット範囲に属する全てのビットが同じ値か否かの判定を効率的に行うことができる。
　［第２の実施の形態］
　次に、第２の実施の形態を説明する。第２の実施の形態のコンパイル装置は、高級言語で記述されたソースコードを、中間言語で記述された中間コードを経由して、機械可読なオブジェクトコードに変換する。このとき、コンパイル装置は、オブジェクトコードの実行効率が向上するように、中間コードに対して各種の最適化を行う。
　図２は、コンパイル装置のハードウェア例を示すブロック図である。
　コンパイル装置１００は、ＣＰＵ１０１、ＲＡＭ１０２、ＨＤＤ１０３、画像信号処理部１０４、入力信号処理部１０５、媒体リーダ１０６および通信インタフェース１０７を有する。上記のユニットは、それぞれバス１０８に接続されている。
　ＣＰＵ１０１は、プログラムの命令を実行する演算回路を含むプロセッサである。ＣＰＵ１０１は、ＨＤＤ１０３に記憶されたプログラムやデータの少なくとも一部をＲＡＭ１０２にロードし、プログラムを実行する。なお、ＣＰＵ１０１は複数のプロセッサコアを備えてもよく、コンパイル装置１００は複数のプロセッサを備えてもよく、以下で説明する処理を複数のプロセッサまたはプロセッサコアを用いて並列に実行してもよい。また、複数のプロセッサの集合（マルチプロセッサ）を「プロセッサ」と呼んでもよい。
　ＲＡＭ１０２は、ＣＰＵ１０１が実行するプログラムやＣＰＵ１０１が演算に用いるデータを一時的に記憶する揮発性の半導体メモリである。なお、コンパイル装置１００は、ＲＡＭ以外の種類のメモリを備えてもよく、複数個のメモリを備えてもよい。
　ＨＤＤ１０３は、ＯＳ（Operating System）やミドルウェアやアプリケーションソフトウェアなどのソフトウェアのプログラム、および、データを記憶する不揮発性の記憶装置である。プログラムには、コンパイルプログラムが含まれる。なお、コンパイル装置１００は、フラッシュメモリやＳＳＤ（Solid State Drive）などの他の種類の記憶装置を備えてもよく、複数の不揮発性の記憶装置を備えてもよい。
　画像信号処理部１０４は、ＣＰＵ１０１からの命令に従って、コンパイル装置１００に接続されたディスプレイ３１に画像を出力する。ディスプレイ３１としては、ＣＲＴ（Cathode Ray Tube）ディスプレイ、液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）、プラズマディスプレイ（ＰＤＰ：Plasma Display Panel）、有機ＥＬ（ＯＥＬ：Organic Electro-Luminescence）ディスプレイなどを用いることができる。
　入力信号処理部１０５は、コンパイル装置１００に接続された入力デバイス３２から入力信号を取得し、ＣＰＵ１０１に出力する。入力デバイス３２としては、マウスやタッチパネルやタッチパッドやトラックボールなどのポインティングデバイス、キーボード、リモートコントローラ、ボタンスイッチなどを用いることができる。また、コンパイル装置１００に、複数の種類の入力デバイスが接続されていてもよい。
　媒体リーダ１０６は、記録媒体３３に記録されたプログラムやデータを読み取る読み取り装置である。記録媒体３３として、例えば、フレキシブルディスク（ＦＤ：Flexible Disk）やＨＤＤなどの磁気ディスク、ＣＤ（Compact Disc）やＤＶＤ（Digital Versatile Disc）などの光ディスク、光磁気ディスク（ＭＯ：Magneto-Optical disk）、半導体メモリなどを使用できる。媒体リーダ１０６は、例えば、記録媒体３３から読み取ったプログラムやデータをＲＡＭ１０２またはＨＤＤ１０３に格納する。
　通信インタフェース１０７は、ネットワーク３０に接続され、ネットワーク３０を介して他のコンピュータと通信を行う。通信インタフェース１０７は、スイッチなどの通信装置とケーブルで接続される有線通信インタフェースでもよいし、基地局またはアクセスポイントと無線リンクで接続される無線通信インタフェースでもよい。
　なお、コンパイル装置１００は、媒体リーダ１０６を備えていなくてもよく、ユーザが操作する端末装置から制御可能である場合は画像信号処理部１０４や入力信号処理部１０５を備えていなくてもよい。また、ディスプレイ３１や入力デバイス３２が、コンパイル装置１００の筐体と一体に形成されていてもよい。コンパイル装置１００は、第１の実施の形態のコード変換装置１０の一例である。ＣＰＵ１０１は、変換部１２の一例である。ＲＡＭ１０２またはＨＤＤ１０３は、記憶部１１の一例である。
　図３は、コンパイル装置の機能例を示すブロック図である。
　コンパイル装置１００は、ファイル記憶部１１０、コンパイラ１２１およびリンカ１２２を有する。ファイル記憶部１１０は、例えば、ＲＡＭ１０２またはＨＤＤ１０３に確保した記憶領域として実現される。コンパイラ１２１およびリンカ１２２は、例えば、それぞれＣＰＵ１０１が実行するプログラムとして実現される。コンパイラ１２１を実装したプログラムは、コンパイルプログラムと呼ぶことがある。リンカ１２２を実装したプログラムは、リンクプログラムと呼ぶことがある。
　ファイル記憶部１１０は、ソースファイル１１１、中間ファイル１１２、オブジェクトファイル１１３および実行可能ファイル１１４を記憶する。ソースファイル１１１は、高級言語で記述されたソースコードを格納する。ソースファイル１１１は、ユーザによって作成される。中間ファイル１１２は、コンパイラ１２１の内部で使用される中間言語で記述された中間コードを格納する。オブジェクトファイル１１３は、機械語で記述されたオブジェクトコードを格納する。中間ファイル１１２およびオブジェクトファイル１１３は、コンパイラ１２１によって生成される。実行可能ファイル１１４は、断片的なオブジェクトコードを結合して得られる、プロセッサによって実行可能な形式のファイルである。実行可能ファイル１１４は、リンカ１２２によって生成される。
　コンパイラ１２１は、ユーザから入力されるコンパイルコマンドに応じて、ソースファイル１１１からソースコードを読み込み、コンパイルする。コンパイルの過程で、コンパイラ１２１は、中間ファイル１１２に中間コードを書き込む。コンパイラ１２１は、ソースコードに対応するオブジェクトコードを生成し、オブジェクトファイル１１３に書き込む。リンカ１２２は、オブジェクトファイル１１３が生成されると、オブジェクトコードで参照されているライブラリや他のオブジェクトファイルを検出する。リンカ１２２は、検出したライブラリや他のオブジェクトファイルとオブジェクトファイル１１３とを結合して、実行可能ファイル１１４を生成する。
　コンパイラ１２１は、入力部１３０、最適化部１４０および出力部１５０を有する。入力部１３０は、ソースコード入力部１３１、字句解析部１３２、意味解析部１３３および中間コード生成部１３４を有する。最適化部１４０は、中間コード入力部１４１、解析部１４２、最適化実行部１４３および中間コード出力部１４４を有する。出力部１５０は、中間コード入力部１５１およびオブジェクトコード生成部１５２を有する。
　ソースコード入力部１３１は、コンパイルコマンドで指定されたソースファイル１１１からソースコードを読み込む。字句解析部１３２は、ソースコード入力部１３１が読み込んだソースコードに対して、字句解析を行う。字句解析では、ソースコードに含まれる文字列が、「トークン」と呼ばれる最小単位の語に分割される。意味解析部１３３は、字句解析部１３２が生成したトークンの列に対して、構文解析および意味解析を行う。構文解析では、プログラミング言語の文法に基づいて、トークンの列が解析されて構文木が生成される。意味解析では、構文木に対して意味論的情報が付加され、変数の定義と参照の関係などが解析される。中間コード生成部１３４は、意味解析部１３３が生成した構文木に基づいて中間コードを生成し、中間ファイル１１２に書き出す。
　中間コード入力部１４１は、中間ファイル１１２から中間コードを読み込む。解析部１４２は、中間コード入力部１４１が読み込んだ中間コードの中から最適化可能な命令を検索し、最適化方法を選択する。最適化には、不要な変数および途中計算の削除、ループや条件分岐の削減、自動並列化などが含まれる。また、最適化には、それぞれ１つの演算を指示する単純命令をまとめて、複数の演算を指示する複合命令に変換することが含まれる。複合命令の中には、プロセッサアーキテクチャ依存の命令が存在する。解析部１４２は、ターゲットのプロセッサアーキテクチャを考慮して最適化方法を選択する。
　最適化実行部１４３は、解析部１４２が選択した最適化方法に従って、中間コード入力部１４１が読み出した中間コードを変換する。解析部１４２による中間コードの解析と最適化実行部１４３による中間コードの変換とは、繰り返し実行されることもある。すなわち、解析部１４２は、最適化実行部１４３によって変換された中間コードから、更に最適化可能な命令を検索するようにしてもよい。中間コード出力部１４４は、最適化実行部１４３が変換した中間コードを中間ファイル１１２に書き出す。
　中間コード入力部１５１は、中間ファイル１１２から最適化済みの中間コードを読み込む。オブジェクトコード生成部１５２は、中間コード入力部１５１が読み出した中間コードを、機械語で記述されたオブジェクトコードに変換する。オブジェクトコード生成部１５２は、中間コードをアセンブリコードに一旦変換し、アセンブリコードをオブジェクトコードに変換するようにしてもよい。そして、オブジェクトコード生成部１５２は、オブジェクトコードをオブジェクトファイル１１３に書き出す。
　次に、実行可能ファイル１１４を実行するプロセッサについて説明する。
　図４は、プロセッサのハードウェア例を示すブロック図である。
　第２の実施の形態では、図４に示すようなハードウェアを有するプロセッサ２００を、ターゲットのプロセッサアーキテクチャとして想定する。プロセッサ２００は、レジスタＲ０，Ｒ１，…，Ｒ６３（６４個のレジスタ）を有する。レジスタＲ０，Ｒ１，…，Ｒ６３は、それぞれプログラムの命令から使用できる６４ビットの汎用レジスタである。６４個のレジスタは、６ビットのレジスタ番号で識別することができる。
　また、プロセッサ２００は、シフト論理複合命令（ＳＬ複合命令）に応じてシフト論理複合演算（ＳＬ複合演算）を行う演算回路を有している。１つのＳＬ複合命令を受けて、シフト演算および論理演算を含むＳＬ複合演算が実行される。第２の実施の形態では、広義のＳＬ複合演算は以下のような演算を含むものとする。
　広義のＳＬ複合演算は、演算ステップ１，２，３を含む。演算ステップ１では、複数の参照オペランド（ｒｓ１，ｒｓ２，…）それぞれに対して、指定された方向（ｄ１，ｄ２，…）に指定されたシフト量（ｓ１，ｓ２，…）だけ、指定された種類（ｋ１，ｋ２，…）のシフト演算を行う。シフト方向は、右または左である。シフト演算の種類は、論理シフト、算術シフトおよび回転シフトの何れかである。
　演算ステップ２では、演算ステップ１の結果それぞれと指定されたビット列（ｍ１，ｍ２，…）との間で、指定された種類（ｌａ１，ｌａ２，…）の論理演算を行う。論理演算の種類には、論理積（ＡＮＤ）、論理和（ＯＲ）、排他的論理和（ＸＯＲ）、否定論理積（ＮＡＮＤ）、否定論理和（ＮＯＲ）、否定排他的論理和（ＸＮＯＲ）が含まれる。演算ステップ３では、演算ステップ２の結果を、指定された順序で指定された論理演算（ｌｂ１，ｌｂ２，…）を用いて合成し、１つの定義オペランド（ｒｄ）を算出する。
　ただし、広義のＳＬ複合演算をプロセッサ上で完全に実装することは容易でない。そこで、プロセッサ２００には、以下に説明するように、広義のＳＬ複合演算のサブセット（第２の実施の形態における狭義のＳＬ複合演算）が実装されている。
　具体的には、プロセッサ２００は、ＳＬ複合命令の実行に用いられる演算回路として、シフト回路２０１，２０２、ＡＮＤ回路２０３，２０４およびＯＲ回路２０５，２０６を有する。シフト回路２０１は、パラメータｄ１，ｋ１，ｓ１に基づいて、レジスタ番号ｒｓ１のレジスタ（以下では、Ｒ（ｒｓ１）のように記載することがある）に格納されたデータをシフトする。シフト回路２０１に関して、パラメータｄ１はシフト方向を示し、パラメータｋ１はシフト演算の種類を示し、パラメータｓ１はシフト量を示す。シフト回路２０２は、パラメータｄ２，ｋ２，ｓ２に基づいて、レジスタＲ（ｒｓ２）のデータをシフトする。シフト回路２０２に関して、パラメータｄ２はシフト方向を示し、パラメータｋ２はシフト演算の種類を示し、パラメータｓ２はシフト量を示す。
　ＡＮＤ回路２０３は、シフト回路２０１の結果とレジスタＲ（ｍ１）のデータとの間で論理積を算出する。ＡＮＤ回路２０４は、シフト回路２０２の結果とレジスタＲ（ｍ２）のデータとの間で論理積を算出する。ＯＲ回路２０５は、ＡＮＤ回路２０３の結果とＡＮＤ回路２０４の結果との間で論理和を算出する。ＯＲ回路２０６は、ＯＲ回路２０５の結果とレジスタＲ（ｒｓ３）のデータとの間で論理和を算出する。ＯＲ回路２０６が算出したＳＬ複合演算の結果は、レジスタＲ（ｒｄ）に格納される。
　図５は、シフト論理複合命令のフォーマット例を示す図である。
　命令フォーマット４１の形式のＳＬ複合命令が、プロセッサ２００に入力される。命令フォーマット４１は、２２ビットの命令コードと、それぞれ６ビットのレジスタ番号ｒｄ，ｒｓ１，ｒｓ２，ｒｓ３，ｓｈｉｆｔ＿ｃｔｒｌ，ｍ１，ｍ２を含む。レジスタＲ（ｒｄ）は、ＳＬ複合命令の定義オペランドと言うことができる。レジスタＲ（ｒｓ１），Ｒ（ｒｓ２），Ｒ（ｒｓ３），Ｒ（ｓｈｉｆｔ＿ｃｔｒｌ），Ｒ（ｍ１），Ｒ（ｍ２）は、ＳＬ複合命令の参照オペランドと言うことができる。
　命令コードは、命令の種類がＳＬ複合命令（ＳＬ＿ＣＯＭＰＯＵＮＤ）であることを示す。レジスタ番号ｒｄは、ＳＬ複合演算の結果を格納するレジスタを示す。レジスタ番号ｒｓ１は、シフト回路２０１に入力するデータが格納されたレジスタを示す。レジスタ番号ｒｓ２は、シフト回路２０２に入力するデータが格納されたレジスタを示す。レジスタ番号ｒｓ３は、ＯＲ回路２０６に入力するデータが格納されたレジスタを示す。レジスタ番号ｓｈｉｆｔ＿ｃｔｒｌは、パラメータの値が格納されたレジスタを示す。レジスタ番号ｍ１は、ＡＮＤ回路２０３のマスク用ビット列が格納されたレジスタを示す。レジスタ番号ｍ２は、ＡＮＤ回路２０４のマスク用ビット列が格納されたレジスタを示す。
　レジスタＲ（ｓｈｉｆｔ＿ｃｔｒｌ）には、パラメータフォーマット４２の形式のビット列が格納される。パラメータフォーマット４２は、１ビットのパラメータｄ１，ｄ２と、２ビットのパラメータｋ１，ｋ２と、７ビットのパラメータｓ１，ｓ２を含む。残りの４４ビットは、使用されないビットである（ｄｏｎ’ｔ　ｃａｒｅ１，２）。
　パラメータｄ１は、シフト回路２０１のシフト方向を示す。パラメータｄ２は、シフト回路２０２のシフト方向を示す。パラメータｄ１，ｄ２について、「０」は右シフトを示し、「１」は左シフトを示す。パラメータｋ１は、シフト回路２０１のシフト演算の種類を示す。パラメータｋ２は、シフト回路２０２のシフト演算の種類を示す。パラメータｋ１，ｋ２について、「００」は論理シフトを示し、「０１」は算術シフトを示し、「１０」は回転シフトを示す。パラメータｋ１，ｋ２の値として「１１」は使用されない。パラメータｓ１は、シフト回路２０１のシフト量としてのビット数を示す。パラメータｓ２は、シフト回路２０２のシフト量としてのビット数を示す。
　ところで、コンパイル装置１００が生成するプログラム（実行可能ファイル１１４）は、浮動小数点データをプロセッサ２００に処理させることがある。第２の実施の形態では、ＩＥＥＥ７５４形式の浮動小数点データを扱うこととする。
　図６は、浮動小数点データのフォーマット例を示す図である。
　浮動小数点数を６４ビットで表現する場合、浮動小数点フォーマット４３は、１ビットの符号部Ｓと、１１ビットの指数部Ｅと、５２ビットの仮数部Ｆとを含む。符号部Ｓと指数部Ｅと仮数部Ｆの組み合わせに応じて、浮動小数点データは以下のような意味をもつ。
　符号部Ｓが０、指数部Ｅが全ビット０（ａｌｌ－ｂｉｔｓ－ｏｆｆ）、仮数部Ｆが全ビット０の場合、その浮動小数点データは正のゼロを意味する。符号部Ｓが０、指数部Ｅが全ビット０、仮数部Ｆが１以上の値の場合、その浮動小数点データは正のアンダーフロー状態（正の非正規化数）を意味する。符号部Ｓが０、指数部Ｅが全ビット１（ａｌｌ－ｂｉｔｓ－ｏｎ）、仮数部Ｆが全ビット０の場合、その浮動小数点データは正の無限大を意味する。符号部Ｓが０、指数部Ｅが全ビット１、仮数部Ｆが１以上の値の場合、その浮動小数点データは正の非数値（ＮａＮ：Not a Number）を意味する。符号部Ｓが０、指数部Ｅが０より大きく最大値（ａｌｌ－ｂｉｔｓ－ｏｎ）より小さい場合、その浮動小数点データは正の正規化数（正常な浮動小数点数）を意味する。
　符号部Ｓが１、指数部Ｅが全ビット０、仮数部Ｆが全ビット０の場合、その浮動小数点データは負のゼロを意味する。符号部Ｓが１、指数部Ｅが全ビット０、仮数部Ｆが１以上の値の場合、その浮動小数点データは負のアンダーフロー状態（負の非正規化数）を意味する。符号部Ｓが１、指数部Ｅが全ビット１、仮数部Ｆが全ビット０の場合、その浮動小数点データは負の無限大を意味する。符号部Ｓが１、指数部Ｅが全ビット１、仮数部Ｆが１以上の値の場合、その浮動小数点データは負の非数値（ＮａＮ）を意味する。符号部Ｓが１、指数部Ｅが０より大きく最大値（ａｌｌ－ｂｉｔｓ－ｏｎ）より小さい場合、その浮動小数点データは負の正規化数を意味する。
　このように、ＩＥＥＥ７５４形式の浮動小数点データでは、指数部Ｅが全ビット０であるか、指数部Ｅが全ビット１であるか、仮数部Ｆが全ビット０であるかに応じて、その意味が異なる。浮動小数点データを扱うプログラムでは、入力された浮動小数点データをチェックするときに、全ビット０や全ビット１を判定することになる。
　例えば、浮動小数点データが正の正規化数および負の正規化数以外を示しているかチェックするとき、指数部Ｅが全ビット０または全ビット１であるか否か判定することになる。また、例えば、浮動小数点データが正のゼロ、正の無限大、負のゼロ、負の無限大の何れかを示しているかチェックするとき、指数部Ｅが全ビット０または全ビット１であり、かつ、仮数部Ｆが全ビット０であるか否か判定することになる。
　次に、浮動小数点データに対する次の４つの演算の例を説明する。（１）ＳＬ複合命令を用いずに、指数部Ｅが全ビット０または全ビット１であるか判定する。（２）ＳＬ複合命令を用いずに、指数部Ｅが全ビット０または全ビット１であり、かつ、仮数部Ｆが全ビット０であるか判定する。（３）ＳＬ複合命令を用いて、指数部Ｅが全ビット０または全ビット１であるか判定する。（４）ＳＬ複合命令を用いて、指数部Ｅが全ビット０または全ビット１であり、かつ、仮数部Ｆが全ビット０であるか判定する。
　図７は、部分ビット列一致判定の第１の演算例を示す図である。
　ＳＬ複合命令を用いずに、指数部Ｅが全ビット０または全ビット１であるか判定する場合、例えば、１つのＡＮＤ命令と２つの比較命令と１つのＯＲ命令が発行される。
　ＡＮＤ命令に応じて実行されるＡＮＤ演算２１１では、レジスタＲ（ｒｓ１）のデータとレジスタＲ（ｒｓ２）のビット列との間で論理積が算出される。レジスタＲ（ｒｓ１）には、浮動小数点データが格納されている。レジスタＲ（ｒｓ２）には、マスク用ビット列が格納されている。このマスク用ビット列は、指数部Ｅに対応するビットが１に設定され、それ以外のビットが０に設定されたビット列である。ＡＮＤ演算２１１によって、指数部Ｅに含まれるＥ１，Ｅ２，…，Ｅ１１が抽出される。
　一方の比較命令に応じて実行される比較演算（ＥＱ演算）２１２では、ＡＮＤ演算２１１の結果とレジスタＲ（ｍ１）のビット列とが比較される。両者が一致する場合は「１」が出力され、一致しない場合は「０」が出力される。レジスタＲ（ｍ１）には、比較用ビット列が格納されている。この比較用ビット列は、全ビットが０に設定されたビット列である。他方の比較命令に応じて実行される比較演算２１３では、ＡＮＤ演算２１１の結果とレジスタＲ（ｒｓ２）のビット列とが比較される。両者が一致する場合は「１」が出力され、一致しない場合は「０」が出力される。レジスタＲ（ｒｓ２）のビット列は、比較演算２１３では比較用ビット列として再利用されることになる。
　すなわち、比較演算２１２において指数部Ｅが全ビット０であるか否か判定され、比較演算２１３において指数部Ｅが全ビット１であるか否か判定される。ＯＲ命令に応じて実行されるＯＲ演算２１４では、比較演算２１２の結果と比較演算２１３の結果との間で論理和が算出される。比較演算２１２，２１３の何れか一方が「１」を出力するとき、ＯＲ演算２１４は１を出力する。すなわち、指数部Ｅが全ビット０または全ビット１である場合、最終的な結果は「１」になり、それ以外の場合、最終的な結果は「０」になる。
　図８は、部分ビット列一致判定の第２の演算例を示す図である。
　ＳＬ複合命令を用いずに、指数部Ｅが全ビット０または全ビット１であり、かつ、仮数部Ｆが全ビット０であるか判定する場合、例えば、１つのＡＮＤ命令と２つの比較命令と１つのＯＲ命令が発行される。これにより、図７の場合と同様に、ＡＮＤ演算２１１と比較演算２１２，２１３とＯＲ演算２１４が実行される。ただし、ＡＮＤ演算２１１および比較演算２１２，２１３に入力されるビット列が、図７の場合と異なる。
　ＡＮＤ演算２１１では、レジスタＲ（ｒｓ１）のデータとレジスタＲ（ｒｓ２）のビット列との間で論理積が算出される。レジスタＲ（ｒｓ１）には、浮動小数点データが格納されている。レジスタＲ（ｒｓ２）には、マスク用ビット列が格納されている。このマスク用ビット列は、指数部Ｅと仮数部Ｆに対応するビットが１に設定され、それ以外のビットが０に設定されたビット列である。仮数部Ｆに対してビット判定を行うため、仮数部Ｆに対応するビットも１に設定されている。ＡＮＤ演算２１１によって、指数部Ｅに含まれるＥ１，Ｅ２，…，Ｅ１１と仮数部Ｆに含まれるＦ１，Ｆ２，…，Ｆ５２が抽出される。
　比較演算２１２では、ＡＮＤ演算２１１の結果とレジスタＲ（ｍ１）のビット列とが比較される。レジスタＲ（ｍ１）には、比較用ビット列が格納されている。この比較用ビット列は、全ビットが０に設定されたビット列である。仮数部Ｆの判定条件が全ビット０であるため、この比較用ビット列の仮数部Ｆに対応するビットが全ビット０に設定されている。仮数部Ｆの判定条件が全ビット０以外の場合は、この比較用ビット列の仮数部Ｆに対応するビットを判定条件に合わせて変更すればよい。
　比較演算２１３では、ＡＮＤ演算２１１の結果とレジスタＲ（ｍ２）のビット列とが比較される。レジスタＲ（ｍ２）には、他の比較用ビット列が格納されている。当該他の比較用ビット列は、指数部Ｅに対応するビットが１に設定され、それ以外のビットが０に設定されたビット列である。仮数部Ｆの判定条件が全ビット０であるため、当該他の比較用ビット列の仮数部Ｆに対応するビットが全ビット０に設定されている。仮数部Ｆの判定条件が全ビット０以外の場合は、レジスタＲ（ｍ１）のビット列と同様に、当該他の比較用ビット列の仮数部Ｆに対応するビットを判定条件に合わせて変更すればよい。
　すなわち、比較演算２１２において、指数部Ｅが全ビット０かつ仮数部Ｆが全ビット０であるか判定される。また、比較演算２１３において、指数部Ｅが全ビット１かつ仮数部Ｆが全ビット０であるか判定される。ＯＲ演算２１４では、比較演算２１２の結果と比較演算２１３の結果との間で論理和が算出される。指数部Ｅが全ビット０または全ビット１であり仮数部Ｆが全ビット０である場合、ＯＲ演算２１４から出力される最終的な結果は「１」になり、それ以外の場合、最終的な結果は「０」になる。
　図９は、部分ビット列一致判定の第３の演算例を示す図である。
　ＳＬ複合命令を用いて、指数部Ｅが全ビット０または全ビット１であるか判定する場合、例えば、１つのＳＬ複合命令と１つの比較命令が発行される。プロセッサ２００では、ＳＬ複合命令に応じて、シフト回路２０１でシフト演算２２１が実行され、シフト回路２０２でシフト演算２２２が実行される。更に、ＡＮＤ回路２０３でＡＮＤ演算２２３が実行され、ＡＮＤ回路２０４でＡＮＤ演算２２４が実行され、ＯＲ回路２０５でＯＲ演算２２５が実行され、ＯＲ回路２０６でＯＲ演算２２６が実行される。また、プロセッサ２００では、比較命令に応じて、比較演算２２７が実行される。
　シフト演算２２１では、レジスタＲ（ｒｓ１）に格納された浮動小数点データに対して、右方向に１ビットの論理シフトが行われる。シフト演算２２１を実現するため、パラメータｄ１＝０、パラメータｋ１＝００、パラメータｓ１＝１に設定される。これにより、指数部ＥはＳ，Ｅ１，…，Ｅ１０となり、仮数部ＦはＥ１１，Ｆ１，…，Ｆ５１となる。シフト演算２２２では、レジスタＲ（ｒｓ１）に格納された浮動小数点データを変更しない。シフト演算２２２を実現するため、パラメータｄ２＝０、パラメータｋ２＝００、パラメータｓ２＝０に設定される。ただし、パラメータｄ２，ｋ２の値は任意の値でよい。
　ＡＮＤ演算２２３では、シフト演算２２１の結果とレジスタＲ（ｍ１）に格納されたマスク用ビット列との間で、論理積が算出される。このマスク用ビット列は、指数部Ｅに対応するビットのうち最上位ビット（ＭＳＢ：Most Significant Bit）以外のビットが１に設定され、それ以外のビットが０に設定されたビット列である。これにより、指数部Ｅが０，Ｅ１，Ｅ２，…，Ｅ１０、仮数部Ｆが全ビット０のビット列が生成される。ＡＮＤ演算２２４では、シフト演算２２２の結果とレジスタＲ（ｍ２）に格納された他のマスク用ビット列との間で、論理積が算出される。当該他のマスク用ビット列は、レジスタＲ（ｍ１）のマスク用ビット列をビット反転したものである。これにより、指数部ＥがＥ１，０，０，…，０、その他のビットが元の浮動小数点データと同じビット列が生成される。
　ＯＲ演算２２５では、ＡＮＤ演算２２３の結果とＡＮＤ演算２２４の結果の間で論理和が算出される。これにより、指数部ＥがＥ１，Ｅ１，Ｅ２，…，Ｅ１０、その他のビットが元の浮動小数点データと同じビット列が生成される。このビット列は、浮動小数点データのうち指数部Ｅのみ、右方向に１ビットだけ算術シフトしたものに相当する。ＯＲ演算２２６では、ＯＲ演算２２５の結果とレジスタＲ（ｒｓ３）に格納されたビット列との間で論理和が算出される。ただし、レジスタＲ（ｒｓ３）には、全ビット０のビット列が格納される。そのため、ＯＲ演算２２６では、ＯＲ演算２２５の結果が変更されない。
　このように、ＳＬ複合命令を用いることで、１つの命令で、浮動小数点データのうち指数部Ｅのみをシフトしたビット列を生成することができる。比較演算２２７では、ＯＲ演算２２６の結果とレジスタＲ（ｒｓ１）に格納された元の浮動小数点データとが比較される。両者が一致する場合は「１」が出力され、一致しない場合は「０」が出力される。
　ＯＲ演算２２６の結果と元の浮動小数点データとが一致する条件は、指数部Ｅに含まれる各ビットの値が一致すること、すなわち、Ｅ１＝Ｅ１，Ｅ１＝Ｅ２，Ｅ２＝Ｅ３，…，Ｅ１０＝Ｅ１１が成立することである。これは、Ｅ１＝Ｅ２＝Ｅ３＝…＝Ｅ１０＝Ｅ１１と言い換えることができる。よって、比較演算２２７は、指数部Ｅの全ビットの値が同一であるか、すなわち、全ビット０または全ビット１であるか判定していることになる。
　図１０は、部分ビット列一致判定の第４の演算例を示す図である。
　ＳＬ複合命令を用いて、指数部Ｅが全ビット０または全ビット１であり、かつ、仮数部Ｆが全ビット０であるか判定する場合、例えば、１つのＳＬ複合命令と１つの比較命令が発行される。これにより、図９の場合と同様に、シフト演算２２１，２２２、ＡＮＤ演算２２３，２２４、ＯＲ演算２２５，２２６および比較演算２２７が実行される。ただし、ＡＮＤ演算２２４に入力されるレジスタＲ（ｍ２）のビット列と、ＯＲ演算２２６に入力されるレジスタＲ（ｒｓ３）のビット列とが、図９の場合と異なる。
　レジスタＲ（ｍ２）には、マスク用ビット列が格納されている。このマスク用ビット列は、符号部Ｓに対応するビットと指数部Ｅに対応するビットのＭＳＢが１に設定され、それ以外のビットが０に設定されたビット列である。仮数部Ｆの判定条件が全ビット０であるため、このマスク用ビット列の仮数部Ｆに対応するビットが全ビット０に設定されている。仮数部Ｆの一部のビットが０であるという条件（ＯＦＦ制約）が与えられている場合、仮数部Ｆに対応するビットのうちＯＦＦ制約のあるビットを０に設定し、仮数部Ｆに対応するビットのうち他のビットを１に設定すればよい。
　レジスタＲ（ｒｓ３）に格納されたビット列は、全ビット０のビット列である。仮数部Ｆの判定条件が全ビット０であるため、このビット列の仮数部Ｆに対応するビットが全ビット０に設定されている。仮数部Ｆの一部のビットが１であるという条件（ＯＮ制約）が与えられている場合、仮数部Ｆに対応するビットのうちＯＮ制約のあるビットを１に設定し、仮数部Ｆに対応するビットのうち他のビットを０に設定すればよい。
　これにより、ＯＲ演算２２６の結果に含まれる仮数部Ｆにおいて、ＯＦＦ制約があるビットが０に設定され、ＯＮ制約があるビットが１に設定され、ＯＦＦ制約もＯＮ制約もないビットは元の浮動小数点データと同じ値が設定される。図１０の例では、仮数部Ｆの全ビットにＯＦＦ制約が与えられているため、ＯＲ演算２２６が出力するビット列の仮数部Ｆは全ビット０になっている。このようなビット列と元の浮動小数点データとを比較することで、仮数部Ｆに対するＯＦＦ制約やＯＮ制約を考慮できる。
　以上説明したように、ＳＬ複合命令を用いない場合は４つの演算によって上記の判定処理を実現でき、ＳＬ複合命令を用いた場合は７つの演算によって同じ判定処理を実現できる。ただし、後者の場合、２つのシフト演算と２つのＡＮＤ演算と２つのＯＲ演算は、１つのＳＬ複合命令を受けてプロセッサ２００の内部で連続的に実行されるものである。命令数の観点からは、ＳＬ複合命令を用いない場合は４つの命令が発行され、ＳＬ複合命令を用いた場合は２つの命令が発行される。よって、多くの場合、ＳＬ複合命令を用いた方が上記の判定処理を高速に実行することができる。
　そこで、コンパイル装置１００は、中間コードに対する最適化処理の中で、ＳＬ複合命令を使用しない判定処理をＳＬ複合命令を使用するように最適化する。以下では、図８に示した演算を図１０に示した演算に変換する場合を想定して、最適化について説明する。すなわち、判定処理として、指数部Ｅが全ビット０または全ビット１であり、かつ、仮数部Ｆが全ビット０であるか判定するものを想定する。
　図１１は、ＳＬ複合命令を用いた最適化の例を示す図である。
　中間コード１１５は、ソースコードに基づいて入力部１３０の中間コード生成部１３４が生成したものである。中間コード１１５は、命令＃１～＃７の７つの命令を含む。
　命令＃１は、定数０ｘ７ＦＦＦＦＦＦＦＦＦＦＦＦＦＦＦをレジスタＲ１に格納する命令である。レジスタＲ１は、図８のレジスタＲ（ｒｓ２）に相当する。命令＃２は、定数０ｘ００００００００００００００００をレジスタＲ２に格納する命令である。レジスタＲ２は、図８のレジスタＲ（ｍ１）に相当する。命令＃３は、定数０ｘ７ＦＦ０００００００００００００をレジスタＲ３に格納する命令である。レジスタＲ３は、図８のレジスタＲ（ｍ２）に相当する。なお、浮動小数点データは、レジスタＲ０に格納されるものとする。レジスタＲ０は、図８のレジスタＲ（ｒｓ１）に相当する。
　命令＃４は、レジスタＲ０，Ｒ１を参照オペランドとし、レジスタＲ４を定義オペランドとするＡＮＤ命令である。レジスタＲ４には、浮動小数点データとレジスタＲ１の定数との間の論理積が格納される。命令＃４は、図８のＡＮＤ演算２１１に対応する。命令＃５は、レジスタＲ４，Ｒ２を参照オペランドとし、レジスタＲ５を定義オペランドとする比較命令である。レジスタＲ５には、命令＃４の演算結果とレジスタＲ２の定数との間の比較結果が格納される。命令＃５は、図８の比較演算２１２に対応する。
　命令＃６は、レジスタＲ４，Ｒ３を参照オペランドとし、レジスタＲ６を定義オペランドとする比較命令である。レジスタＲ６には、命令＃４の演算結果とレジスタＲ３の定数との間の比較結果が格納される。命令＃６は、図８の比較演算２１３に対応する。命令＃７は、レジスタＲ５，Ｒ６を参照オペランドとし、レジスタＲ７を定義オペランドとするＯＲ命令である。レジスタＲ７には、命令＃５の比較結果と命令＃６の比較結果の論理和が格納される。命令＃７は、図８のＯＲ演算２１４に対応する。
　なお、中間コード１１５において、１つのレジスタ（定義オペランド）は１つの命令によって定義され、１または２以上の命令によって参照されるものとする。
　中間コード１１６は、最適化部１４０の最適化実行部１４３が中間コード１１５から変換したものである。中間コード１１６は、命令＃１１～＃１６の６つの命令を含む。
　命令＃１１は、定数０ｘ００００００００００００００００をレジスタＲ８に格納する命令である。レジスタＲ８は、図１０のレジスタＲ（ｒｓ３）に相当する。命令＃１２は、定数０ｘ０００００００１００００００００をレジスタＲ９に格納する命令である。レジスタＲ９の定数は、図５のパラメータフォーマット４２の形式をもつ。命令＃１３は、定数０ｘ３ＦＦ０００００００００００００をレジスタＲ１０に格納する命令である。レジスタＲ１０は、図１０のレジスタＲ（ｍ１）に相当する。命令＃１４は、定数０ｘＣ０００００００００００００００をレジスタＲ１１に格納する命令である。レジスタＲ１１は、図１０のレジスタＲ（ｍ２）に相当する。
　命令＃１５は、レジスタＲ０，Ｒ８，Ｒ９，Ｒ１０，Ｒ１１を参照オペランドとし、レジスタＲ１２を定義オペランドとするＳＬ複合命令（ＳＬ＿ＣＯＭＰＯＵＮＤ）である。レジスタＲ１２は、図１０のレジスタＲ（ｒｄ）に相当する。レジスタＲ１２には、浮動小数点データのうち指数部Ｅのみが右方向に１ビットだけ算術シフトされ、仮数部Ｆがオール０に置換されたビット列が格納される。命令＃１６は、レジスタＲ０，Ｒ１２を参照オペランドとし、レジスタＲ７を定義オペランドとする比較命令である。命令＃１６は、図１０の比較演算２２７に対応する。レジスタＲ７には、命令＃１５の演算結果と元の浮動小数点データとの間の比較結果が格納される。
　次に、コンパイル装置１００によるコンパイル処理について説明する。
　図１２は、コンパイルの手順例を示すフローチャートである。
　（Ｓ１）ソースコード入力部１３１は、ユーザからコンパイルコマンドが入力されると、コンパイルコマンドで指定されたソースファイル１１１からソースコードを読み出す。字句解析部１３２は、ソースコードに対して字句解析を行い、トークンの列に分割する。
　（Ｓ２）意味解析部１３３は、字句解析によって得られたトークンの列に対して構文解析および意味解析を行い、構文木を生成する。中間コード生成部１３４は、構文木に基づいて、ソースコードに対応する中間コードを生成し、中間ファイル１１２に書き出す。
　（Ｓ３）中間コード入力部１４１は、中間ファイル１１２から中間コードを読み出す。解析部１４２は、中間コードの中から最適化可能なコードを検出する。最適化可能なコードには、データの中の一部のビット列がオール０またはオール１であるか否か判定する処理（部分ビット列一致判定）を実装したコードが含まれる。部分ビット列一致判定には、データの中の他のビットに対してＯＦＦ制約またはＯＮ制約が与えられている場合も含まれる。部分ビット列一致判定のコードを検出する方法の詳細は後述する。
　（Ｓ４）解析部１４２は、検出した最適化可能なコードに対して、最適化方法を選択する。部分ビット列一致判定のコードに対しては、ＳＬ複合命令を利用した最適化が選択される。最適化実行部１４３は、解析部１４２が選択した方法で中間コードを最適化する（中間コードを更新する）。ＳＬ複合命令を用いた最適化の詳細は後述する。
　（Ｓ５）中間コード出力部１４４は、最適化実行部１４３で最適化された中間コードを、中間ファイル１１２に書き込む（上書きする）。
　ここで、ステップＳ３，Ｓ４で使用される一時データについて説明する。
　図１３は、命令データと依存性データの構造例を示す図である。
　中間コードを解析するとき、解析部１４２は、中間コードに含まれる命令毎に命令データを生成する。また、解析部１４２は、命令間の依存関係毎に依存性データを生成する。生成された命令データおよび依存性データは、ＲＡＭ１０２に記憶される。
　命令データ１６１は、命令番号、命令コード、定義オペランド、参照オペランド、直前命令および直後命令の項目を有する。命令番号は、中間コードの中で命令を識別する識別情報であり、例えば、行番号を用いることができる。命令コードは、代入命令（ＳＥＴ命令）、ＡＮＤ命令、ＯＲ命令、比較命令などの命令の種類を示す。定義オペランドは、命令の結果が書き込まれるレジスタを示す。１つの命令につき、１つの定義オペランドが指定される。参照オペランドは、命令で参照されるデータを格納したレジスタまたは命令で参照される定数を示す。１つの命令につき、１または２以上の参照オペランドが指定される。直前命令は、中間コードにおいて当該命令の１つ前に記載された命令を示す。直後命令は、中間コードにおいて当該命令の１つ後に記載された命令を示す。
　なお、図１３に示した命令データ１６１は、図１１の命令＃１に対応する。命令＃１について、命令番号＝１、命令コード＝ＳＥＴ、定義オペランド＝Ｒ１、参照オペランド＝Ｃ（０ｘ７ＦＦＦＦＦＦＦＦＦＦＦＦＦＦＦ）、直前命令＝０、直後命令＝２である。
　依存性データ１６２は、エッジ番号、定義オペランド、定義命令および参照命令の項目を有する。エッジ番号は、一の命令によってデータが書き込まれたレジスタ（定義オペランド）を他の命令が参照するという、定義参照関係を識別する識別情報である。定義オペランドは、一の命令によってデータが書き込まれ他の命令によって参照されるレジスタを示す。定義命令は、レジスタにデータを書き込む命令、すなわち、当該レジスタを定義オペランドとしてもつ命令を示す。参照命令は、レジスタを参照する命令、すなわち、当該レジスタを参照オペランドとしてもつ命令を示す。
　なお、図１３に示した依存性データ１６２は、図１１の命令＃１と命令＃４の間の依存関係に対応する。命令＃１と命令＃４の間の依存関係について、エッジ番号＝１、定義オペランド＝Ｒ１、定義命令＝１、参照命令＝４である。
　図１４は、対象処理データの構造例を示す図である。
　解析部１４２は、中間コードから部分ビット列一致判定のコードを検出する毎に、対象処理データを生成する。生成された対象処理データは、ＲＡＭ１０２に記憶される。
　対象処理データ１６３は、処理ＩＤ、置換対象命令、定義オペランド、参照オペランド、判定ビット、ＯＦＦ制約ビット、ＯＮ制約ビットおよび無視ビットの項目を有する。処理ＩＤは、検出された部分ビット列一致判定のコードを識別する識別情報である。置換対象命令は、部分ビット列一致判定のコードに含まれる末尾の命令を示す。
　定義オペランドは、部分ビット列一致判定の結果を格納するレジスタを示す。参照オペランドは、部分ビット列一致判定の対象となる入力データ（例えば、浮動小数点データ）を格納するレジスタを示す。判定ビットは、オール０またはオール１であるか否か判定するビット列の範囲を示す。ＯＦＦ制約ビットは、値が０であるか否か判定するビットを示す。ＯＮ制約ビットは、値が１であるか否か判定するビットを示す。無視ビットは、判定ビット、ＯＦＦ制約ビットおよびＯＮ制約ビット以外のビットを示す。
　なお、図１４に示した対象処理データ１６３は、図８の演算および図１１の中間コード１１５に対応する。中間コード１１５について、処理ＩＤ＝１、置換対象命令＝７、定義オペランド＝Ｒ７、参照オペランド＝Ｒ０である。また、指数部Ｅがオール０またはオール１の判定対象であるため、判定ビット＝０ｘ７ＦＦ０００００００００００００である。仮数部Ｆ全体に対してＯＦＦ制約が与えられているため、ＯＦＦ制約ビット＝０ｘ０００ＦＦＦＦＦＦＦＦＦＦＦＦＦである。ＯＮ制約は存在しないため、ＯＮ制約ビット＝０ｘ００００００００００００００００である。符号部Ｓについては条件が与えられていないため、無視ビット＝０ｘ８０００００００００００００００である。
　次に、上記のステップＳ３，Ｓ４の詳細を説明する。
　図１５は、最適化対象検出の手順例を示すフローチャートである。
　この最適化対象検出は、上記のステップＳ３で実行される。
　（Ｓ１０）解析部１４２は、命令データの集合の中に残りの命令があるか判断する。残りの命令がある場合はステップＳ１１に処理が進み、ない場合は処理が終了する。
　（Ｓ１１）解析部１４２は、命令データの集合の中から命令を１つ選択する（ｉｎｓｔｒ）。通常は、命令番号の小さい順に命令を選択していく。
　（Ｓ１２）解析部１４２は、ステップＳ１１で選択した命令ｉｎｓｔｒの命令コードがＯＲ（論理和）であるか判断する。命令コードがＯＲである場合はステップＳ１３に処理が進み、ＯＲでない場合はステップＳ１０に処理が進む。
　（Ｓ１３）解析部１４２は、命令ｉｎｓｔｒの２つの参照オペランドを特定する。解析部１４２は、依存性データの集合から、第１参照オペランドを定義している定義命令（ｃｍｐ＿ｉｎｓｔｒ［１］）を検索する。同様に、解析部１４２は、第２参照オペランドを定義している定義命令（ｃｍｐ＿ｉｎｓｔｒ［２］）を検索する。
　（Ｓ１４）解析部１４２は、命令ｃｍｐ＿ｉｎｓｔｒ［１］と命令ｃｍｐ＿ｉｎｓｔｒ［２］の両方の命令コードがＥＱ（比較）であるか判断する。命令コードがＥＱである場合はステップＳ１５に処理が進み、ＥＱでない場合はステップＳ１０に処理が進む。
　（Ｓ１５）解析部１４２は、命令ｃｍｐ＿ｉｎｓｔｒ［１］の２つの参照オペランドを特定する。解析部１４２は、依存性データの集合から、第１参照オペランドを定義している定義命令（ａｎｄ＿ｉｎｓｔｒ［１］）を検索する。同様に、解析部１４２は、第２参照オペランドを定義している定義命令（ｓｅｔ＿ｉｎｓｔｒ［１］）を検索する。
　（Ｓ１６）解析部１４２は、命令ｃｍｐ＿ｉｎｓｔｒ［２］の２つの参照オペランドを特定する。解析部１４２は、依存性データの集合から、第１参照オペランドを定義している定義命令（ａｎｄ＿ｉｎｓｔｒ［２］）を検索する。同様に、解析部１４２は、第２参照オペランドを定義している定義命令（ｓｅｔ＿ｉｎｓｔｒ［２］）を検索する。
　（Ｓ１７）解析部１４２は、ステップＳ１５で検索した命令ａｎｄ＿ｉｎｓｔｒ［１］とステップＳ１６で検索した命令ａｎｄ＿ｉｎｓｔｒ［２］が同じ命令か判断する。同じ場合はステップＳ１８に処理が進み、異なる場合はステップＳ１０に処理が進む。
　（Ｓ１８）解析部１４２は、命令ａｎｄ＿ｉｎｓｔｒ［１］の命令コードがＡＮＤ（論理積）であり、かつ、命令ｓｅｔ＿ｉｎｓｔｒ［１］と命令ｓｅｔ＿ｉｎｓｔｒ［２］の両方の命令コードがＳＥＴ（代入）であるか判断する。条件を満たす場合はステップＳ１９に処理が進み、条件を満たさない場合はステップＳ１０に処理が進む。
　（Ｓ１９）解析部１４２は、命令ａｎｄ＿ｉｎｓｔｒ［１］の第２参照オペランドを特定する。解析部１４２は、依存性データの集合から、第２参照オペランドを定義している定義命令（ｓｅｔ＿ｉｎｓｔｒ［０］）を検索する。
　（Ｓ２０）解析部１４２は、ステップＳ１９で検索した命令ｓｅｔ＿ｉｎｓｔｒ［０］の命令コードがＳＥＴ（代入）であるか判断する。命令コードがＳＥＴである場合はステップＳ２１に処理が進み、ＳＥＴでない場合はステップＳ１０に処理が進む。
　図１６は、最適化対象検出の手順例を示すフローチャート（続き）である。
　（Ｓ２１）解析部１４２は、対象処理データ１６３を生成する。解析部１４２は、対象処理データ１６３の置換対象命令を命令ｉｎｓｔｒに設定する。また、解析部１４２は、対象処理データ１６３の定義オペランドを命令ｉｎｓｔｒの定義オペランドに設定し、参照オペランドを命令ａｎｄ＿ｉｎｓｔｒ［１］の第１参照オペランドに設定する。
　（Ｓ２２）解析部１４２は、変数ｍａｓｋ＿ｂｉｔ，ｃｍｐ＿ｂｉｔ［１］，ｃｍｐ＿ｂｉｔ［２］を定義する。解析部１４２は、変数ｍａｓｋ＿ｂｉｔに命令ｓｅｔ＿ｉｎｓｔｒ［０］の参照オペランド（定数）を設定する。解析部１４２は、変数ｃｍｐ＿ｂｉｔ［１］に命令ｓｅｔ＿ｉｎｓｔｒ［１］の参照オペランド（定数）を設定し、変数ｃｍｐ＿ｂｉｔ［２］に命令ｓｅｔ＿ｉｎｓｔｒ［２］の参照オペランド（定数）を設定する。
　（Ｓ２３）解析部１４２は、対象処理データ１６３の判定ビットを、ＡＮＤ（ＸＯＲ（ｃｍｐ＿ｂｉｔ［１］，ｃｍｐ＿ｂｉｔ［２］），ｍａｓｋ＿ｂｉｔ）と算出する。解析部１４２は、対象処理データ１６３のＯＦＦ制約ビットを、ＡＮＤ（ＮＯＲ（ｃｍｐ＿ｂｉｔ［１］，ｃｍｐ＿ｂｉｔ［２］），ｍａｓｋ＿ｂｉｔ）と算出する。解析部１４２は、対象処理データ１６３のＯＮ制約ビットを、ＡＮＤ（ＡＮＤ（ｃｍｐ＿ｂｉｔ［１］，ｃｍｐ＿ｂｉｔ［２］），ｍａｓｋ＿ｂｉｔ）と算出する。解析部１４２は、対象処理データ１６３の無視ビットを、ＮＯＴ（ｍａｓｋ＿ｂｉｔ）と算出する。
　（Ｓ２４）解析部１４２は、ステップＳ２３で算出した判定ビットがオール０（０の列）であるか判断する。判定ビットがオール０の場合、部分ビット列一致判定が実質的に行われないため、対象処理データ１６３が破棄されてステップＳ１０に処理が進む。判定ビットがオール０でない場合、ステップＳ２５に処理が進む。
　（Ｓ２５）解析部１４２は、ステップＳ２３で算出した判定ビットに含まれる「１」は連続しているか判断する。判定ビットの「１」が連続している場合、ステップＳ２６に処理が進む。判定ビットの「１」が不連続である場合、最適化の対象にならないため、対象処理データ１６３が破棄されてステップＳ１０に処理が進む。
　（Ｓ２６）解析部１４２は、ＡＮＤ（ｃｍｐ＿ｂｉｔ［１］，判定ビット）＝０またはＡＮＤ（ｃｍｐ＿ｂｉｔ［１］，判定ビット）＝判定ビットか判断する。条件を満たす場合はステップＳ２７に処理が進み、満たさない場合はステップＳ１０に処理が進む。
　（Ｓ２７）解析部１４２は、ステップＳ１０～Ｓ２０で検出した命令を最適化対象として採用し、対象処理データ１６３を保存する。そして、ステップＳ１０に処理が進む。
　図１７は、最適化実行の手順例を示すフローチャートである。
　この最適化実行は、上記のステップＳ４で実行される。
　（Ｓ３０）解析部１４２は、図１５，１６の最適化対象検出で生成された対象処理データのうち、未選択の対象処理データがあるか判断する。未選択のものがある場合はステップＳ３１に処理が進み、全て選択された場合はステップＳ４１に処理が進む。
　（Ｓ３１）解析部１４２は、対象処理データを１つ選択する。
　（Ｓ３２）解析部１４２は、変数Ｄ＿ｒｓ３，Ｄ＿ｓｈｉｆｔ＿ｃｔｒｌ，Ｄ＿ｍ１を定義する。解析部１４２は、ステップＳ３１で選択した対象処理データに記載されたＯＮ制約ビットを、変数Ｄ＿ｒｓ３に代入する。解析部１４２は、定数０ｘ０００００００１００００００００を変数Ｄ＿ｓｈｉｆｔ＿ｃｔｒｌに代入する。解析部１４２は、対象処理データに記載された判定ビットを変数Ｄ＿ｍ１に代入する。
　（Ｓ３３）解析部１４２は、変数Ｄ＿ｍ１の最上位の「１」を「０」に反転する。
　（Ｓ３４）解析部１４２は、変数Ｄ＿ｍ２を定義する。また、解析部１４２は、対象処理データからＯＦＦ制約ビットを抽出する。そして、解析部１４２は、変数Ｄ＿ｍ２に、ＡＮＤ（ＮＯＴ（Ｄ＿ｍ１），ＮＯＴ（ＯＦＦ制約ビット））を代入する。
　（Ｓ３５）解析部１４２は、変数ｒｅｆ，ｄｅｆを定義する。解析部１４２は、変数ｒｅｆに、処理対象データに記載された参照オペランドを代入し、変数ｄｅｆに、処理対象データに記載された定義オペランドを代入する。
　（Ｓ３６）解析部１４２は、レジスタＲ（ｒｓ３）にＤ＿ｒｓ３の値を代入するＳＥＴ命令を生成する（ｎｅｗ＿ｉｎｓｔｒ［１］）。解析部１４２は、レジスタＲ（ｓｈｉｆｔ＿ｃｔｒｌ）にＤ＿ｓｈｉｆｔ＿ｃｔｒｌの値を代入するＳＥＴ命令を生成する（ｎｅｗ＿ｉｎｓｔｒ［２］）。解析部１４２は、レジスタＲ（ｍ１）にＤ＿ｍ１の値を代入するＳＥＴ命令を生成する（ｎｅｗ＿ｉｎｓｔｒ［３］）。解析部１４２は、レジスタＲ（ｍ２）にＤ＿ｍ２の値を代入するＳＥＴ命令を生成する（ｎｅｗ＿ｉｎｓｔｒ［４］）。なお、解析部１４２は、レジスタＲ（ｒｓ３），Ｒ（ｓｈｉｆｔ＿ｃｔｒｌ），Ｒ（ｍ１），Ｒ（ｍ２）として、空いているレジスタを任意に選択してよい。
　（Ｓ３７）解析部１４２は、レジスタＲ（ｒｅｆ），Ｒ（ｒｓ３），Ｒ（ｓｈｉｆｔ＿ｃｔｒｌ），Ｒ（ｍ１），Ｒ（ｍ２）を参照オペランドとし、レジスタＲ（ｒｄ）を定義オペランドとするＳＬ複合命令を生成する（ｎｅｗ＿ｉｎｓｔｒ［５］）。なお、解析部１４２は、レジスタＲ（ｒｄ）として、空いているレジスタを任意に選択してよい。
　（Ｓ３８）解析部１４２は、レジスタＲ（ｒｅｆ），Ｒ（ｒｄ）を参照オペランドとし、レジスタＲ（ｄｅｆ）を定義オペランドとする比較命令を生成する（ｎｅｗ＿ｉｎｓｔｒ［６］）。入力データ（例えば、浮動小数点データ）が格納されるレジスタと、最終的な判定結果が格納されるレジスタは、最適化の前後で同じである。
　（Ｓ３９）解析部１４２は、命令ｎｅｗ＿ｉｎｓｔｒ［１］，ｎｅｗ＿ｉｎｓｔｒ［２］，ｎｅｗ＿ｉｎｓｔｒ［３］，ｎｅｗ＿ｉｎｓｔｒ［４］，ｎｅｗ＿ｉｎｓｔｒ［５］，ｎｅｗ＿ｉｎｓｔｒ［６］が全て空（ＮＵＬＬ）でないか判断する。条件を満たす場合、ステップＳ４０に処理が進む。条件を満たさない場合、ステップＳ３６～Ｓ３８で生成された命令が破棄され、ステップＳ３０に処理が進む。
　（Ｓ４０）最適化実行部１４３は、命令ｎｅｗ＿ｉｎｓｔｒ［１］，ｎｅｗ＿ｉｎｓｔｒ［２］，ｎｅｗ＿ｉｎｓｔｒ［３］，ｎｅｗ＿ｉｎｓｔｒ［４］，ｎｅｗ＿ｉｎｓｔｒ［５］，ｎｅｗ＿ｉｎｓｔｒ［６］を、中間コードに対して上記の順に挿入する。挿入位置は、ステップＳ３１で選択された処理対象データに記載された置換対象命令の次である。そして、ステップＳ３０に処理が進む。
　図１８は、最適化実行の手順例を示すフローチャート（続き）である。
　（Ｓ４１）最適化実行部１４３は、最適化に伴って不要となった命令を中間コードから削除する。不要となった命令には、前述のステップＳ１０～Ｓ２０で検出された最適化前の命令が含まれる。この処理は、Dead Code Eliminationと呼ぶことがある。
　（Ｓ４２）最適化実行部１４３は、上記のステップＳ３６～３８で生成した命令がループ内部に存在するか判断する。ループ内部に存在する場合、最適化実行部１４３は、ＳＥＴ命令である命令ｎｅｗ＿ｉｎｓｔｒ［１］，ｎｅｗ＿ｉｎｓｔｒ［２］，ｎｅｗ＿ｉｎｓｔｒ［３］，ｎｅｗ＿ｉｎｓｔｒ［４］を、ループの前に移動する。これにより、レジスタＲ（ｒｓ３），Ｒ（ｓｈｉｆｔ＿ｃｔｒｌ），Ｒ（ｍ１），Ｒ（ｍ２）への定数の代入を繰り返さなくて済む。この処理は、Invariant Code Motionと呼ぶことがある。
　第２の実施の形態のコンパイル装置１００によれば、最適化前の中間コードから、入力データの中の一部のビット列（例えば、浮動小数点データの指数部Ｅ）がオール０またはオール１であるか判定するコードが検出される。そして、検出されたコードが、ＳＬ複合命令を用いたコードに最適化される。ＳＬ複合命令を用いることで、入力データの中の一部のビット列のみシフトしたデータを１命令で生成することができる。これにより、プログラム中の命令数を削減することができ、プロセッサ２００による処理を高速化できる。また、クリティカルパス上に並ぶ命令（依存関係があり直列的に実行することを要する命令）が少なくなるため、自動並列化が容易となる。
　更に、ＳＬ複合命令に与える参照オペランドの値を適切に設定することで、オール０またはオール１の判定に加えて、他の特定のビットが０であるか否かの判定や、他の特定のビットが１であるか否かの判定を併せて行うことができる。このとき、命令数は増加しない。よって、特に、浮動小数点データのチェックを効率的に行うことができる。
　なお、第２の実施の形態では、コンパイラ１２１の中でＳＬ複合命令を利用したコードへの変換を実現したが、他の装置または他のソフトウェアの中で当該変換を行ってもよい。例えば、アセンブリコードをオブジェクトコードに変換するアセンブラや、オブジェクトコードを解析して最適化するバイナリオプティマイザの中で当該変換を行ってもよい。
　前述のように、第１の実施の形態の情報処理は、コード変換装置１０にプログラムを実行させることで実現できる。また、第２の実施の形態の情報処理は、コンパイル装置１００にプログラムを実行させることで実現できる。
　プログラムは、コンピュータ読み取り可能な記録媒体（例えば、記録媒体３３）に記録しておくことができる。記録媒体としては、例えば、磁気ディスク、光ディスク、光磁気ディスク、半導体メモリなどを使用できる。磁気ディスクには、ＦＤおよびＨＤＤが含まれる。光ディスクには、ＣＤ、ＣＤ－Ｒ（Recordable）／ＲＷ（Rewritable）、ＤＶＤおよびＤＶＤ－Ｒ／ＲＷが含まれる。プログラムは、可搬型の記録媒体に記録されて配布されることがある。その場合、可搬型の記録媒体からＨＤＤなどの他の記録媒体（例えば、ＨＤＤ１０３）にプログラムをコピーして実行してもよい。
　上記については単に本発明の原理を示すものである。更に、多数の変形や変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応する全ての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
　１０　コード変換装置
　１１　記憶部
　１２　変換部
　１３　第１のコード
　１３ａ，１４ａ　判定コード
　１４　第２のコード
　Ｍ１，Ｍ２，Ｍ３，Ｍ４　命令
　ＭＣ　複合命令

Claims (5)

  1. 　コンピュータに、
    　第１のコードを、シフト演算と前記シフト演算の結果に対する論理演算とを１つの命令で指示する複合命令を使用可能な第２のコードに変換する場合に、
    　前記第１のコードから、データの中の一部のビット列が０の列であるか判定する第１の命令と、前記一部のビット列が１の列であるか判定する第２の命令と、前記第１の命令および前記第２の命令の結果を合成する第３の命令とを含む判定コードを検出し、
    　前記判定コードに基づいて、前記シフト演算によって少なくとも前記一部のビット列がシフトされ、前記論理演算によってシフト後の前記一部のビット列と前記データの中の他のビット列とが合成されるように引数を設定した前記複合命令と、前記複合命令の結果と前記データとを比較する第４の命令とを含む他の判定コードを生成し、
    　前記第２のコードに前記他の判定コードを含める、
    　処理を実行させるコード変換プログラム。
  2. 　前記論理演算は、前記シフト演算の結果に対する第１の論理演算と、前記第１の論理演算の結果に対する第２の論理演算とを含み、
    　前記他の判定コードの生成では、前記シフト演算によって前記データがシフトされ、前記第１の論理演算によって前記シフト演算の結果からシフト後の前記一部のビット列が抽出され、前記第２の論理演算によってシフト後の前記一部のビット列と前記他のビット列とが合成されるように、前記引数を設定する、
    　請求項１記載のコード変換プログラム。
  3. 　前記第１の命令は、前記一部のビット列が０の列であり、かつ、前記他のビット列のうちの少なくとも一部のビットが所定のビット条件を満たすか判定することを示し、
    　前記第２の命令は、前記一部のビット列が１の列であり、かつ、前記少なくとも一部ビットが前記所定のビット条件を満たすか判定することを示し、
    　前記他の判定コードの生成では、前記論理演算によって前記少なくとも一部のビットが前記所定のビット条件に応じた値に置換されるように、前記引数を設定する、
    　請求項１または２記載のコード変換プログラム。
  4. 　第１のコードを記憶する記憶部と、
    　前記第１のコードを、シフト演算と前記シフト演算の結果に対する論理演算とを１つの命令で指示する複合命令を使用可能な第２のコードに変換する変換部と、
    　を有し、前記変換部は、
    　前記第１のコードから、データの中の一部のビット列が０の列であるか判定する第１の命令と、前記一部のビット列が１の列であるか判定する第２の命令と、前記第１の命令および前記第２の命令の結果を合成する第３の命令とを含む判定コードを検出し、
    　前記判定コードに基づいて、前記シフト演算によって少なくとも前記一部のビット列がシフトされ、前記論理演算によってシフト後の前記一部のビット列と前記データの中の他のビット列とが合成されるように引数を設定した前記複合命令と、前記複合命令の結果と前記データとを比較する第４の命令とを含む他の判定コードを生成し、
    　前記第２のコードに前記他の判定コードを含める、
    　コード変換装置。
  5. 　コンピュータが実行するコード変換方法であって、
    　第１のコードを、シフト演算と前記シフト演算の結果に対する論理演算とを１つの命令で指示する複合命令を使用可能な第２のコードに変換する場合に、
    　前記第１のコードから、データの中の一部のビット列が０の列であるか判定する第１の命令と、前記一部のビット列が１の列であるか判定する第２の命令と、前記第１の命令および前記第２の命令の結果を合成する第３の命令とを含む判定コードを検出し、
    　前記判定コードに基づいて、前記シフト演算によって少なくとも前記一部のビット列がシフトされ、前記論理演算によってシフト後の前記一部のビット列と前記データの中の他のビット列とが合成されるように引数を設定した前記複合命令と、前記複合命令の結果と前記データとを比較する第４の命令とを含む他の判定コードを生成し、
    　前記第２のコードに前記他の判定コードを含める、
    　コード変換方法。
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