JP2008181389A - ノード制御装置および情報処理装置 - Google Patents
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Abstract
【解決手段】レジスタ400,401にコンフィグレーション空間のベースアドレス、サイズを設定することにより、メモリ空間に複数のコンフィグレーション空間をマップする。コンフィグレーションアクセス検出回路403は、フリット信号330に含まれている、アクセス対象デバイスが接続されているバスのバス番号と上記バスを配下に持つIOノードに割り当てられているコンフィグレーション空間のセグメント番号とをマージしたインデックス信号412を出力する。テーブル402は、インデックス信号412に対応するエントリに格納されているIOノード(上記バスを配下に持つIOノード)のノードIDを出力し、クロスバースイッチ320は、フリット信号330を上記ノードIDのIOノードへルーティングする。
【選択図】図4
Description
そこで、本発明の目的は、バス番号のビット数を増加させることなく、利用できるバスの本数を増加できるようにすることにある。
複数のコンフィグレーション空間をメモリ空間にマップするマップ手段と、
アクセス先を示すアドレスフィールドを含んだアクセス要求がプロセッサノードから入力されたとき、前記アクセス要求のアクセス先が、前記マップ手段によってメモリ空間にマップされたコンフィグレーション空間であるか否かを判定する判定手段と、
該判定手段によって前記アクセス要求のアクセス先がコンフィグレーション空間であると判定された場合、前記アクセス要求のアドレスフィールドに含まれている、アクセス対象デバイスが接続されているバスのバス番号および前記バスを配下に持つIOノードに割り当てられているコンフィグレーション空間のセグメント番号に基づいて、前記アクセス対象デバイスが接続されているバスを配下に持つIOノードのノードIDを出力するノードID出力手段と、
前記アクセス要求を、前記ノードID出力手段から出力されたノードIDのIOノードへルーティングするルーティング手段とを備えたことを特徴とする。
前記マップ手段が、
前記コンフィグレーション空間のベースアドレスが設定される第1のレジスタと、
前記コンフィグレーション空間のサイズに関するサイズ情報が設定される第2のレジスタとを備えたことを特徴とする。
前記第2のレジスタには、サイズ情報として前記メモリ空間にマップしたコンフィグレーション空間の個数が設定されることを特徴とする。
前記判定手段が、前記第1のレジスタの内容、前記第2のレジスタの内容および前記アドレスフィールドの内容に基づいて、前記アクセス要求のアクセス先が前記コンフィグレーション空間であるか否かを判定することを特徴とする。
アクセス先を前記コンフィグレーション空間とするアクセス要求のアドレスフィールドには、その所定ビット範囲に前記コンフィグレーション空間のベースアドレスが設定され、且つ、
前記判定手段が、前記第1のレジスタの最上位ビットから前記第2のレジスタに設定されている個数に応じたビット位置までに設定されている値と、入力されたアクセス要求における前記所定ビット範囲の最上位ビットから前記第2のレジスタに設定されている個数に応じたビット位置までに設定されている値とが等しいか否かに基づいて、前記アクセス要求のアクセス先がコンフィグレーション空間であるか否かを判定することを特徴とする。
前記ノードID出力手段が、
セグメント番号とバス番号との組み合わせに対応した複数のエントリを有すると共に、前記複数のエントリそれぞれに、そのエントリに対応するセグメント番号とバス番号との組み合わせによって特定されるIOノードのノードIDが登録され、前記判定手段でコンフィグレーション空間へのアクセスであると判定された場合、前記アクセス要求中のセグメント番号とバス番号との組み合わせに対応したエントリに登録されているノードIDを出力するテーブルを備えていることを特徴とする。
前記テーブルが、前記セグメント番号と前記バス番号の上位ビットとの組み合わせに対応した複数のエントリを有することを特徴とする。
自装置に接続されるプロセッサノード毎に、前記判定手段、前記ノードID出力手段および前記ルーティング手段を備え、且つ、
前記プロセッサノード毎の判定手段が、前記第1のレジスタおよび第2のレジスタを共用することを特徴とする。
前記メモリ空間にマップされた複数のコンフィグレーション空間を複数のパーティションで分割して使用する場合は、前記テーブルに代えて、
セグメント番号とバス番号とパーティション番号の組み合わせに対応した複数のエントリを有すると共に、前記複数のエントリそれぞれに、そのエントリに対応するセグメント番号とバス番号とパーティション番号との組み合わせによって特定されるIOノードのノードIDが登録され、前記判定手段でコンフィグレーション空間へのアクセスであると判定された場合、前記アクセス要求を出力したプロセッサノードが属するパーティションのパーティション番号と前記アクセス要求中のセグメント番号とバス番号との組み合わせに対応したエントリに登録されているノードIDを出力するテーブルを使用することを特徴とする。
複数のコンフィグレーション空間をメモリ空間にマップするマップ手段と、
アクセス先を示すアドレスフィールドを含んだアクセス要求がプロセッサノードから入力されたとき、前記アクセス要求のアクセス先が、前記マップ手段によってメモリ空間にマップされたコンフィグレーション空間であるか否かを判定し、アクセス先が前記コンフィグレーション空間であると判定した場合、前記アドレスフィールドに含まれている、アクセス対象デバイスが接続されているバスのバス番号と前記バスを配下に持つIOノードに割り当てられているコンフィグレーション空間のセグメント番号とをマージしたインデックス信号を出力する判定手段と、
該判定手段から出力されたインデックス信号に含まれているセグメント番号の上位ビットを前記プロセッサノードが属しているパーティションのパーティション番号で置き換え、置き換え後のインデックス信号を出力するインデックス切り替え回路と、
パーティション番号とセグメント番号の下位ビットとバス番号との組み合わせに対応した複数のエントリを有すると共に、前記複数のエントリそれぞれに、そのエントリに対応するパーティション番号とセグメント番号の下位ビットとバス番号との組み合わせによって特定されるIOノードのノードIDが登録され、前記インデックス切り替え回路から出力されたインデックス信号によって示されるエントリに登録されているノードIDを出力するテーブルと、
前記アクセス要求を前記テーブルから出力されたノードIDのIOノードへルーティングするルーティング手段とを備えたことを特徴とする。
前記コンフィグレーション空間が、PCI仕様で定義されたコンフィグレーション空間であることを特徴とする。
複数のノード制御装置が互いに接続され、且つ、各ノード制御装置にそれぞれプロセッサノードとIOノードとが接続された情報処理装置であって、
前記各ノード制御装置が、それぞれ、
自装置に接続されたノード制御装置毎のポート入力部およびポート出力部と、
自装置に接続されたプロセッサノード毎のポート入力部およびポート出力部と、
自装置に接続されたIOノード毎のポート入力部およびポート出力部と、
前記各ポート入力部と前記各ポート出力部とを接続するクロスバースイッチとを備え、且つ、
前記プロセッサノードが接続されたポート入力部が、それぞれ、
複数のコンフィグレーション空間をメモリ空間にマップするマップ手段と、
自ポート入力部に接続されたプロセッサノードからアクセス先を示すアドレスフィールドを含んだアクセス要求が入力されたとき、前記アクセス要求のアクセス先が、前記マップ手段によってメモリ空間にマップされたコンフィグレーション空間であるか否かを判定する判定手段と、
該判定手段によって前記アクセス要求のアクセス先が前記コンフィグレーション空間であると判定された場合、前記アクセス要求のアドレスフィールドに含まれている、アクセス対象デバイスが接続されているバスのバス番号および前記バスを配下に持つIOノードに割り当てられているコンフィグレーション空間のセグメント番号に基づいて、前記アクセス対象デバイスが接続されているバスを配下に持つIOノードのノードIDを出力するノードID出力手段と、
該ノードID出力手段から出力されたノードIDを転送先に指定して前記アクセス要求を前記クロスバースイッチに対して出力する出力手段とを備えたことを特徴とする。
複数のノード制御装置が互いに接続され、且つ、各ノード制御装置にそれぞれプロセッサノードとIOノードとが接続された情報処理装置であって、
前記各ノード制御装置が、それぞれ、
自装置に接続されたノード制御装置毎のポート入力部およびポート出力部と、
自装置に接続されたプロセッサノード毎のポート入力部およびポート出力部と、
自装置に接続されたIOノード毎のポート入力部およびポート出力部と、
前記各ポート入力部と前記各ポート出力部とを接続するクロスバースイッチと、
複数のコンフィグレーション空間をメモリ空間にマップするマップ手段と、
パーティション番号とセグメント番号の下位ビットとバス番号との組み合わせに対応した複数のエントリを有すると共に、前記複数のエントリそれぞれに、そのエントリに対応するパーティション番号とセグメント番号の下位ビットとバス番号との組み合わせによって特定されるIOノードのノードIDが登録され、インデックス信号が入力されたとき、該インデックス信号によって示されるエントリに登録されているノードIDを出力するテーブルとを備え、且つ、
前記プロセッサノードに接続されたポート入力部が、それぞれ、
自ポート入力部に接続されたプロセッサノードが属するパーティションのパーティション番号が設定されたパーティション番号記憶部と、
自ポート入力部に接続されたプロセッサノードからアクセス先を示すアドレスフィールドを含んだアクセス要求が入力されたとき、前記アクセス要求のアクセス先が、前記マップ手段によって前記メモリ空間にマップされたコンフィグレーション空間であるか否かを判定し、アクセス先が前記コンフィグレーション空間であると判定した場合、前記アドレスフィールドに含まれている、アクセス対象デバイスが接続されているバスのバス番号と前記バスを配下に持つIOノードの割り当てられているコンフィグレーション空間のセグメント番号とをマージしたインデックス信号を出力する判定手段と、
該判定手段から出力されたインデックス信号に含まれているセグメント番号の上位ビットを前記パーティション番号記憶部に設定されているパーティション番号で置き換え、置き換え後のインデックス信号を前記テーブルに対して出力するインデックス切り替え回路と、
該インデックス切り替え回路から出力されたインデックス信号に応答して前記テーブルから出力されたノードIDを転送先に指定して、前記アクセス要求を前記クロスバースイッチに出力する出力手段とを備えたことを特徴とする。
マップ手段により複数のコンフィグレーション空間をメモリに割り当てておく。ノード制御装置内の判定手段は、プロセッサノードからアクセス先を示すアドレスフィールドを含んだアクセス要求が入力されると、そのアクセス先がマップ手段によってメモリ空間にマップされたコンフィグレーション空間であるか否かを判定する。そして、アクセス先がコンフィグレーション空間であった場合には、ノードID出力手段が、アクセス要求のアドレスフィールドに含まれている、アクセス対象デバイスが接続されているバスのバス番号および上記バスを配下に持つIOノードに割り当てられているコンフィグレーション空間のセグメント番号に基づいて、上記IOノードのノードIDを出力する。ルーティング手段は、アクセス要求を、ノードID出力手段から出力されたノードIDのIOノードへルーティングする。
図1に、本発明にかかる情報処理装置の第1の実施の形態の構成例を示す。図1の例では、16個のプロセッサノード100〜115と、8個のIOノード120〜127とが、4個のノード制御装置130〜133を介して接続され、ひとつの情報処理装置を構成する。各ノード制御装置130〜133には、インタフェース140〜155を介してそれぞれ4個のプロセッサノードが接続されると共に、インタフェース160〜167を介してそれぞれ2個のIOノードが接続される。4個のノード制御装置130〜133は、インタフェース134〜139を介して互いに1:1で接続する。図示しないが、プロセッサノード100〜115は、ひとつまたは複数のプロセッサと主記憶から構成される。もっと小規模な構成(例えば、プロセッサノード2個、ノード制御装置1個、IOノード2個の構成)や、もっと大規模の構成(例えば、プロセッサノード64個、IOノード32個、ノード制御装置16個の構成)の情報処理装置も実現可能である。
次に、本実施の形態の動作について詳細に説明する。
本実施の形態によれば、バス番号のビット数を増加させることなく、多くのバスをサポートすることが可能になり、その結果、多くのIOデバイスを接続することが可能になる。
次に、本発明にかかる情報処理装置の第2の実施の形態について説明する。本実施の形態は、プロセッサノードおよびIOノードを複数のパーティションに分割して運用する場合についてのものである。この場合、各パーティションが必要とするコンフィグレーション空間の数は少なくなる。そこで本実施の形態では、アドレスフィールドからPCIセグメント番号をデコードして対応のIOノードへアクセス要求を転送する際に使用するテーブルに関して、テーブルを参照する際に使用するPCIセグメント番号の一部をパーティション番号に切り替える機能を設けることで、このテーブルに関するハードウェアを少なくする。
次に、本実施の形態の動作について説明する。ここで、図8のパーティション800のパーティション番号を0、パーティション801のパーティション番号を1とする。
このように、本実施の形態では、情報処理装置を複数のパーティションに分割して運用する場合に、パーティション毎にテーブルを設ける必要がなく、ハードウェアを少なくすることができるという効果が得られる。
120〜127…IOノード
200…IO制御装置
210〜213…IOデバイス
130〜133…ノード制御装置
300〜308…ポート入力部
400、401…レジスタ
402…テーブル
403…コンフィグレーションアクセス検出回路
404…コンフィグレーションフリット生成回路
405…セレクタ
310〜318…ポート出力部
320…クロスバースイッチ
800、801…パーティション
900…ポート入力共通部
901〜903、905…レジスタ
904…テーブル
906…インデックス切り替え回路
Claims (13)
- 複数のコンフィグレーション空間をメモリ空間にマップするマップ手段と、
アクセス先を示すアドレスフィールドを含んだアクセス要求がプロセッサノードから入力されたとき、前記アクセス要求のアクセス先が、前記マップ手段によってメモリ空間にマップされたコンフィグレーション空間であるか否かを判定する判定手段と、
該判定手段によって前記アクセス要求のアクセス先がコンフィグレーション空間であると判定された場合、前記アクセス要求のアドレスフィールドに含まれている、アクセス対象デバイスが接続されているバスのバス番号および前記バスを配下に持つIOノードに割り当てられているコンフィグレーション空間のセグメント番号に基づいて、前記アクセス対象デバイスが接続されているバスを配下に持つIOノードのノードIDを出力するノードID出力手段と、
前記アクセス要求を、前記ノードID出力手段から出力されたノードIDのIOノードへルーティングするルーティング手段とを備えたことを特徴とするノード制御装置。 - 請求項1記載のノード制御装置において、
前記マップ手段が、
前記コンフィグレーション空間のベースアドレスが設定される第1のレジスタと、
前記コンフィグレーション空間のサイズに関するサイズ情報が設定される第2のレジスタとを備えたことを特徴とするノード制御装置。 - 請求項2記載のノード制御装置において、
前記第2のレジスタには、サイズ情報として前記メモリ空間にマップしたコンフィグレーション空間の個数が設定されることを特徴とするノード制御装置。 - 請求項2または3記載のノード制御装置において、
前記判定手段が、前記第1のレジスタの内容、前記第2のレジスタの内容および前記アドレスフィールドの内容に基づいて、前記アクセス要求のアクセス先が前記コンフィグレーション空間であるか否かを判定することを特徴とするノード制御装置。 - 請求項3記載のノード制御装置において、
アクセス先を前記コンフィグレーション空間とするアクセス要求のアドレスフィールドには、その所定ビット範囲に前記コンフィグレーション空間のベースアドレスが設定され、且つ、
前記判定手段が、前記第1のレジスタの最上位ビットから前記第2のレジスタに設定されている個数に応じたビット位置までに設定されている値と、入力されたアクセス要求における前記所定ビット範囲の最上位ビットから前記第2のレジスタに設定されている個数に応じたビット位置までに設定されている値とが等しいか否かに基づいて、前記アクセス要求のアクセス先がコンフィグレーション空間であるか否かを判定することを特徴とするノード制御装置。 - 請求項1記載のノード制御装置において、
前記ノードID出力手段が、
セグメント番号とバス番号との組み合わせに対応した複数のエントリを有すると共に、前記複数のエントリそれぞれに、そのエントリに対応するセグメント番号とバス番号との組み合わせによって特定されるIOノードのノードIDが登録され、前記判定手段でコンフィグレーション空間へのアクセスであると判定された場合、前記アクセス要求中のセグメント番号とバス番号との組み合わせに対応したエントリに登録されているノードIDを出力するテーブルを備えていることを特徴とするノード制御装置。 - 請求項6記載のノード制御装置において、
前記テーブルが、前記セグメント番号と前記バス番号の上位ビットとの組み合わせに対応した複数のエントリを有することを特徴とするノード制御装置。 - 請求項2記載のノード制御装置において、
自装置に接続されるプロセッサノード毎に、前記判定手段、前記ノードID出力手段および前記ルーティング手段を備え、且つ、
前記プロセッサノード毎の判定手段が、前記第1のレジスタおよび第2のレジスタを共用することを特徴とするノード制御装置。 - 請求項4記載のノード制御装置において、
前記メモリ空間にマップされた複数のコンフィグレーション空間を複数のパーティションで分割して使用する場合は、前記テーブルに代えて、
セグメント番号とバス番号とパーティション番号の組み合わせに対応した複数のエントリを有すると共に、前記複数のエントリそれぞれに、そのエントリに対応するセグメント番号とバス番号とパーティション番号との組み合わせによって特定されるIOノードのノードIDが登録され、前記判定手段でコンフィグレーション空間へのアクセスであると判定された場合、前記アクセス要求を出力したプロセッサノードが属するパーティションのパーティション番号と前記アクセス要求中のセグメント番号とバス番号との組み合わせに対応したエントリに登録されているノードIDを出力するテーブルを使用することを特徴とするノード制御装置。 - 複数のコンフィグレーション空間をメモリ空間にマップするマップ手段と、
アクセス先を示すアドレスフィールドを含んだアクセス要求がプロセッサノードから入力されたとき、前記アクセス要求のアクセス先が、前記マップ手段によってメモリ空間にマップされたコンフィグレーション空間であるか否かを判定し、アクセス先が前記コンフィグレーション空間であると判定した場合、前記アドレスフィールドに含まれている、アクセス対象デバイスが接続されているバスのバス番号と前記バスを配下に持つIOノードに割り当てられているコンフィグレーション空間のセグメント番号とをマージしたインデックス信号を出力する判定手段と、
該判定手段から出力されたインデックス信号に含まれているセグメント番号の上位ビットを前記プロセッサノードが属しているパーティションのパーティション番号で置き換え、置き換え後のインデックス信号を出力するインデックス切り替え回路と、
パーティション番号とセグメント番号の下位ビットとバス番号との組み合わせに対応した複数のエントリを有すると共に、前記複数のエントリそれぞれに、そのエントリに対応するパーティション番号とセグメント番号の下位ビットとバス番号との組み合わせによって特定されるIOノードのノードIDが登録され、前記インデックス切り替え回路から出力されたインデックス信号によって示されるエントリに登録されているノードIDを出力するテーブルと、
前記アクセス要求を前記テーブルから出力されたノードIDのIOノードへルーティングするルーティング手段とを備えたことを特徴とするノード制御装置。 - 請求項1乃至10の何れか1項に記載のノード制御装置において、
前記コンフィグレーション空間が、PCI仕様で定義されたコンフィグレーション空間であることを特徴とするノード制御装置。 - 複数のノード制御装置が互いに接続され、且つ、各ノード制御装置にそれぞれプロセッサノードとIOノードとが接続された情報処理装置であって、
前記各ノード制御装置が、それぞれ、
自装置に接続されたノード制御装置毎のポート入力部およびポート出力部と、
自装置に接続されたプロセッサノード毎のポート入力部およびポート出力部と、
自装置に接続されたIOノード毎のポート入力部およびポート出力部と、
前記各ポート入力部と前記各ポート出力部とを接続するクロスバースイッチとを備え、且つ、
前記プロセッサノードが接続されたポート入力部が、それぞれ、
複数のコンフィグレーション空間をメモリ空間にマップするマップ手段と、
自ポート入力部に接続されたプロセッサノードからアクセス先を示すアドレスフィールドを含んだアクセス要求が入力されたとき、前記アクセス要求のアクセス先が、前記マップ手段によってメモリ空間にマップされたコンフィグレーション空間であるか否かを判定する判定手段と、
該判定手段によって前記アクセス要求のアクセス先が前記コンフィグレーション空間であると判定された場合、前記アクセス要求のアドレスフィールドに含まれている、アクセス対象デバイスが接続されているバスのバス番号および前記バスを配下に持つIOノードに割り当てられているコンフィグレーション空間のセグメント番号に基づいて、前記アクセス対象デバイスが接続されているバスを配下に持つIOノードのノードIDを出力するノードID出力手段と、
該ノードID出力手段から出力されたノードIDを転送先に指定して前記アクセス要求を前記クロスバースイッチに対して出力する出力手段とを備えたことを特徴とする情報処理装置。 - 複数のノード制御装置が互いに接続され、且つ、各ノード制御装置にそれぞれプロセッサノードとIOノードとが接続された情報処理装置であって、
前記各ノード制御装置が、それぞれ、
自装置に接続されたノード制御装置毎のポート入力部およびポート出力部と、
自装置に接続されたプロセッサノード毎のポート入力部およびポート出力部と、
自装置に接続されたIOノード毎のポート入力部およびポート出力部と、
前記各ポート入力部と前記各ポート出力部とを接続するクロスバースイッチと、
複数のコンフィグレーション空間をメモリ空間にマップするマップ手段と、
パーティション番号とセグメント番号の下位ビットとバス番号との組み合わせに対応した複数のエントリを有すると共に、前記複数のエントリそれぞれに、そのエントリに対応するパーティション番号とセグメント番号の下位ビットとバス番号との組み合わせによって特定されるIOノードのノードIDが登録され、インデックス信号が入力されたとき、該インデックス信号によって示されるエントリに登録されているノードIDを出力するテーブルとを備え、且つ、
前記プロセッサノードに接続されたポート入力部が、それぞれ、
自ポート入力部に接続されたプロセッサノードが属するパーティションのパーティション番号が設定されたパーティション番号記憶部と、
自ポート入力部に接続されたプロセッサノードからアクセス先を示すアドレスフィールドを含んだアクセス要求が入力されたとき、前記アクセス要求のアクセス先が、前記マップ手段によってメモリ空間にマップされたコンフィグレーション空間であるか否かを判定し、アクセス先が前記コンフィグレーション空間であると判定した場合、前記アドレスフィールドに含まれている、アクセス対象デバイスが接続されているバスのバス番号と前記バスを配下に持つIOノードに割り当てられているコンフィグレーション空間のセグメント番号とをマージしたインデックス信号を出力する判定手段と、
該判定手段から出力されたインデックス信号に含まれているセグメント番号の上位ビットを前記パーティション番号記憶部に設定されているパーティション番号で置き換え、置き換え後のインデックス信号を前記テーブルに対して出力するインデックス切り替え回路と、
該インデックス切り替え回路から出力されたインデックス信号に応答して前記テーブルから出力されたノードIDを転送先に指定して、前記アクセス要求を前記クロスバースイッチに出力する出力手段とを備えたことを特徴とする情報処理装置。
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