JP2016526727A - 拡張周辺コンポーネント相互接続エクスプレスファブリックのためのシステムおよび方法 - Google Patents
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Abstract
Description
本出願は、2013年6月28日に出願した、発明の名称「System and Method for Extended Peripheral Component Interconnect Express Fabrics」という名称の米国非仮出願第13/931,640号の利益を主張するものであり、この出願は、参照により本明細書に組み込まれる。
102 ルートコンプレックス
103 ルートポート
104 スイッチ
104A アップストリームポート
104B ダウンストリームポート
106 エンドポイント
108 エンドポイント
110 ルートポート
112 スイッチ
114 エンドポイント
116 エンドポイント
118 拡張ファブリック
Claims (21)
- 拡張周辺コンポーネント相互接続エクスプレス(PCIe)トポロジーにおいて、
ホストルートコンプレックスを含むホストPCIeファブリックであって、前記ホストPCIeファブリックは、ホスト中央処理装置(CPU)上に、バス番号の第1のセットおよび第1のメモリマップト入力/出力(MMIO)空間を有する、ホストPCIeファブリックと、
前記ホストPCIeファブリックのエンドポイントの一部としてルートコンプレックスエンドポイント(RCEP)を含む拡張PCIeファブリックであって、前記拡張PCIeファブリックは、前記バス番号の第1のセットおよび前記第1のMMIO空間からそれぞれ別けられたバス番号の第2のセットおよび第2のMMIO空間を有する、拡張PCIeファブリックと
を含むPCIeトポロジー。 - 前記RCEPは、前記拡張PCIeファブリックと前記ホストPCIeファブリックとの間のブリッジである、請求項1に記載のPCIeトポロジー。
- 前記第2のMMIO空間は、前記第1のMMIO空間にマッピングされる、請求項1に記載のPCIeトポロジー。
- 前記拡張ファブリックの32ビットメモリ空間は、前記第1のMMIO空間の64ビットMMIO空間にマッピングされる、請求項3に記載のPCIeトポロジー。
- 前記拡張ファブリックの64ビットメモリ空間は、前記第1のMMIO空間の64ビットMMIO空間にマッピングされる、請求項3に記載のPCIeトポロジー。
- 前記拡張PCIeファブリックのPCIeコンフィギュレーション空間は、前記第1のMMIO空間の64ビットMMIO空間にマッピングされる、請求項1に記載のPCIeトポロジー。
- 前記拡張PCIeファブリックの各デバイス機能が、前記64ビットMMIO空間の各4キロバイトにマッピングされる、請求項6に記載のPCIeトポロジー。
- 前記拡張PCIeファブリックに関連付けられた各デバイス機能のためのコンフィギュレーションレジスタが、ベース/デバイス/機能アドレッシングを使用してアドレッシングされるように構成される、請求項6に記載のPCIeトポロジー。
- バス番号の前記第2のセットは、前記拡張PCIeファブリックのための256までの固有のバス番号を含む、請求項1に記載のPCIeトポロジー。
- 前記RCEPは、前記拡張PCIeファブリックに由来する障害を隔離するように構成される、請求項1に記載のPCIeトポロジー。
- 前記拡張PCIeファブリックは、前記ホストPCIeファブリックと同様に周辺デバイスと対話する、請求項1に記載のPCIeトポロジー。
- 拡張PCIeファブリックを備える周辺コンポーネント相互接続エクスプレス(PCIe)トポロジーであって、前記拡張PCIeファブリックは、ルートコンプレックスエンドポイント(RCEP)デバイスを備え、前記RCEPデバイスは、第1レベルPCIeファブリックのエンドポイントの一部であるように構成され、かつ前記拡張PCIeファブリックは、メモリマップト入力/出力(MMIO)空間と、バス番号のセットとを含む、PCIeトポロジー。
- 前記MMIO空間は、前記第1レベルPCIeファブリックの64ビットのアドレス可能な物理アドレス空間にマッピングされる、請求項12に記載のPCIeトポロジー。
- 前記RCEPデバイスは、1以上のルートポートを備える、請求項12に記載のPCIeトポロジー。
- 前記拡張PCIeファブリックは、1以上のエンドポイントを前記RCEPに電気的に相互接続している1以上のスイッチを備える請求項12に記載のPCIeトポロジー。
- 周辺デバイスを設計するための方法であって、
ホストPCIeファブリックのエンドポイントの一部として拡張周辺コンポーネント相互接続エクスプレス(PCIe)ファブリックをホストするルートコンプレックスエンドポイント(RCEP)を含むステップであって、前記拡張PCIeファブリックは、前記ホストPCIeファブリックの第2のMMIO空間から別けられた第1のMMIO空間を有する、ステップと、
前記第1のMMIO空間を前記第2のMMIO空間にマッピングするステップと
を含む方法。 - 前記拡張PCIeファブリックは、前記ホストPCIeファブリックのバス番号の第2のセットから別けられた256までの固有のバス番号の第1のセットをさらに含む、請求項16に記載の方法。
- 前記RCEPデバイスによって、前記拡張PCIeファブリック上で発生する下流障害をインターセプトするステップをさらに含む、請求項16に記載の方法。
- 前記拡張PCIeファブリックのPCIeコンフィギュレーション空間と、32ビットメモリ空間と、64ビットメモリ空間とを前記第2のMMIO空間にマッピングするステップをさらに含む、請求項16に記載の方法。
- 前記RCEPデバイスによって、メッセージ形式の割込み(MSI)を使用して、前記拡張PCIeファブリック上で発生するデバイス割込みを処理するステップをさらに含む、請求項16に記載の方法。
- ダイレクトメモリアクセス(DMA)要求が前記ホストPCIeファブリックの上流に転送されるとき、DMA要求内の発信デバイスIDをRCEP IDで置き換えることによって、前記拡張PCIeファブリックに接続されたデバイスからの前記DMA要求を処理するステップをさらに含む、請求項16に記載の方法。
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