JP5240872B2 - 情報処理装置及び情報処理装置の動作方法 - Google Patents
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まず、オペレータが、BMC(図4参照)を介して、情報処理装置1に対してコアI/Oデバイスの変更を指示する。オペレータとBMC間のユーザーインタフェースは、WEBUIなどで行われるが、本発明には直接関係しないため、説明を省略する。
コアI/Oデバイスの変更が指示されると、BMCで動作するBMCファームウェアから、複数のプロセッサ100〜115のいずれかに対して、割り込み処理として、コアI/Oデバイス変更指示が送られる。本実施形態では、プロセッサ100(図1参照)に対してコアI/Oデバイス変更指示が送られるものとする。プロセッサ100では、システムファームウェアが起動し、コアI/Oデバイス変更部が実現される。
プロセッサ100では、抑止部11(図5参照)が、パーティション内の他のプロセッサ101〜115に対して、新規トランザクションの発行を抑止する。
また、抑止部11は、すべてのプロセッサ100〜115において実行中であるトランザクションの完了を待つ。新規トランザクションの発行の抑止と、実行中のトランザクションの完了の確認方法は、プロセッサの実装形態に依存し、本発明には直接関係しないため、説明しない。
次に、プロセッサ100のコピー部12(図5参照)が、I/Oノード120のコアI/Oデバイス(使用コアI/Oデバイス)内のレジスタの内容を、I/Oノード127の予備コアI/Oデバイス(予備コアI/Oデバイス)に、コピーする。
次に、プロセッサ100のルーティング設定変更部13(図5参照)が、複数のプロセッサノード100〜115および複数のI/Oノード120〜127について、コアI/Oデバイスに関するルーティングの設定を変更する。これにより、I/Oノード120内の使用コアI/Oデバイスへ転送されていたトランザクションが、I/Oノード127内の予備コアI/Oデバイスに転送されるようになる。
次に、プロセッサ100の解除部14が、他のプロセッサ101〜115についてトランザクションの発行抑止を解除し、プロセッサ100の制御をOSに返す。
具体例1では、コピー元レジスタが、コアI/Oデバイス内におけるメモリ空間にマップされたレジスタである場合について説明する。尚、使用コアI/Oデバイスにおいてコピー元レジスタに割り当てられたアドレスは、FED00040(16進数)であるものとし、コピー元レジスタには4バイトのデータが格納されているものとする。
予備コアI/Oアクセス制御回路620では、予備コアI/Oアクセス検出回路601が、トランザクションのアクセス先が、予備コアI/Oデバイスのメモリ空間であるか否かを確認する。すなわち、予備コアI/Oアクセス検出回路601は、トランザクションのパケットのヘッダフリットを確認する。予備コアI/Oアクセス検出回路601は、コマンドフィールド(図8参照)が、メモリ空間アクセス(メモリライト)を示すコマンドであるか否かを確認する。また、予備コアI/Oアクセス検出回路601は、アドレスフィールドのビット47:32が、2000(16進数)であるかを確認する。図6に示したように、ビット47:32が2000(16進数)である場合には、アクセス先アドレスが予備コアI/Oデバイスのメモリ空間であることになる。トランザクションのアクセス先が予備コアI/Oデバイスのメモリ空間である場合、次のステップS12の処理が行われる。トランザクションのアクセス先が予備コアI/Oデバイスのメモリ空間ではない場合、ステップS14の処理が行われる。
予備コアI/Oアクセス検出回路601は、アドレスフィールドの値を、使用コアI/Oデバイスにおいてコピー先レジスタに割り当てられた値に差し換え、アドレス信号612(図11参照)として出力する。具体的には、予備コアI/Oアクセス検出回路601は、アドレスフィールドのビット47:32を0000(16進数)に差し替え、アドレス信号612として出力する。すなわち、本具体例では、アドレス信号612として、0000FED00040(16進数)を示す信号が出力される。すなわち、アドレス信号612として、アクセス先のアドレス2000FED00040(16進数)から、予備コアI/OデバイスのMMIO空間のベースアドレス200000000000(図6参照)を減じたアドレスが、出力される。
また、予備コアI/Oアクセス検出回路601は、検出結果信号611(図11参照)として1を示す値を出力する。
次いで、具体例2について説明する。具体例2では、コピー元レジスタが、使用コアI/OデバイスにおけるI/O空間にマップされるレジスタである場合について説明する。コピー元レジスタは、I/O空間のアドレス00C0にマップされており、1バイトのデータを保持しているものとする。
予備コアI/Oアクセス検出回路601は、トランザクションのアクセス先が、予備コアI/OにおけるI/O空間であるか否かを判定する。すなわち、予備コアI/Oアクセス検出回路601は、ヘッダフリットのコマンドフィールドがI/O空間アクセスのコマンドであるか否かを判定する。また、アドレスフィールドのビット47:12が、200200000(16進数)であるか否かを確認する。ビット47:12が200200000(16進数)であれば、アクセス先は予備コアI/Oデバイスであることになる(図6参照)。トランザクションのアクセス先が予備コアI/OデバイスにおけるI/O空間である場合、次のステップS15の処理が実行される。そのアクセス先が予備コアI/OデバイスにおけるI/O空間でない場合、ステップS16の処理が実行される。
予備コアI/Oアクセス検出回路601は、アドレスフィールドのビット47:12を000000000(16進数)に差し替え、アドレス信号612として出力する。すなわち、アドレス信号612として、0000000000C0を示す信号を出力する。すなわち、アドレス信号612として、アクセス先のアドレス2002000000C0(16進数)から、予備コアI/OデバイスのIO空間のベースアドレス200200000000(図6参照)を減じたアドレスが、出力される。
次いで、具体例3について説明する。具体例3では、コピー元レジスタが、コンフィグレーション空間(図7参照)にマップされるレジスタである場合について説明する。コピー元レジスタは、コンフィグレーション空間におけるセグメント番号0(16進数)、バス番号00(16進数)、デバイス番号00000(2進数)、ファンクション番号000(2進数)、拡張レジスタ番号0(16進数)、レジスタアドレスA0(16進数)にマップされる4バイトのレジスタであるものとする。また、コンフィグレーション空間のベースアドレスは、1000であるものとする。この場合、コピー元レジスタのアドレスは、1000000000A0になる。また、予備コアI/Oデバイスに割り当てられるコンフィグレーション空間は、セグメント番号が3(16進数)であり、バス番号がF0〜F2(16進数)であるものとする。すなわち、レジスタ600(図11参照)には、3F2F0(16進数)が設定されているものとする。
予備コアI/Oアクセス検出回路601は、トランザクションが、予備コアI/Oデバイスのコンフィグレーション空間をターゲットとするものであるか否かを判定する。具体的には、予備コアI/Oアクセス検出回路は、トランザクションのヘッダフリットをチェックし、コマンドフィールドが、コンフィグレーション空間アクセスのコマンドであるか否かを確認する。また、予備コアI/Oアクセス検出回路601は、アドレスフィールドにおけるセグメント番号およびバス番号が、レジスタ600によって指定される範囲に含まれるか否かをチェックする。
予備コアI/Oアクセス検出回路601は、アドレスフィルールドのバス番号について、レジスタ600に記載された最小バス番号を減じ、減じた後のアドレスフィールドの値を示す信号を、アドレス信号612として出力する。すなわち、アドレス信号612として、1000300000A0(16進数)を示す信号が出力される。
11:抑止部
12:コピー部
13:ルーティング設定変更部
14:解除部
100〜115:プロセッサノード
120〜127:I/Oノード
130〜133:ノード制御装置
160:インタフェース
200〜201:パーティション
300:I/O制御装置
310〜313:I/Oデバイス
314:コアI/O
320〜324:インタフェース
400:制御LSI
410:BMC
411:Super I/O
412:BIOS ROM
420〜422:インタフェース
500〜508:ポート入力部
510〜518:ポート出力部
520:クロスバースイッチ
530:フリット信号
540:フリット信号
600:レジスタ
601:予備コアI/Oアクセス検出回路
602:予備コアI/Oアクセスフリット生成回路
603:セレクタ
611:検出結果信号
612:アドレス信号
613:ヘッダフリット信号
620:予備コアI/Oアクセス制御回路
Claims (7)
- 複数のプロセッサノードと、
それぞれがコアI/Oデバイスを有する複数のI/Oノードと、
前記複数のプロセッサノードと前記複数のI/Oノードを接続するノード制御装置とを具備する情報処理装置であって、
前記各プロセッサノードは、
前記各プロセッサノードにおけるメモリ空間に、使用中コアI/Oデバイスに対応する使用中コアI/O用空間と、予備コアI/Oデバイスに対応する予備コアI/O用空間とをマップするマップ部と、
使用コアI/Oデバイス変更指示に応じて、前記複数のプロセッサノードによる新規トランザクションの発行を抑止する抑止部と、
前記新規トランザクションの発行が抑止された後に、前記使用中コアI/Oデバイスに含まれるコピー元レジスタに格納されたデータを、前記予備コアI/Oデバイスに含まれるコピー先レジスタにコピーする、コピー部と、
コピーが完了した後に、前記使用中コアI/Oデバイスに対するトランザクションが前記予備コアI/Oデバイスに転送されるようにルーティング設定を変更する、ルーティング設定変更部と、
ルーティング設定が変更された後に、前記新規トランザクションの発行の抑止を解除する、解除部とを備え、
前記ノード制御装置は、予備コアI/Oアクセス制御回路を備え、
前記コピー部は、前記使用中コアI/O用空間におけるコピー元アドレスにアクセスすることにより、前記使用中コアI/Oデバイスに含まれるコピー元レジスタに格納されたデータをコピー対象データとして読み出し、前記予備コアI/O用空間における前記コピー元アドレスに対応するアドレスをアクセス先アドレスとして、前記コピー対象データを格納する旨を示すライトトランザクションを発行し、
前記予備コアI/Oアクセス制御回路は、前記ライトトランザクションを取得した場合に、前記ライトトランザクションのアクセス先アドレスを、前記使用中コアI/Oデバイスにおいて前記コピー元レジスタに割り当てられたアドレスと同一のアドレスになるように変換し、前記変換後のライトトランザクションを前記予備コアI/Oデバイスに通知する
情報処理装置。 - 請求項1に記載された情報処理装置であって、
前記ライトトランザクションは、パケットとして発行され、
前記パケットは、
アクセス先アドレスを示すアドレスフィールドを有するヘッダフリットと、
データを示すデータフリットとを含み、
前記予備コアI/Oアクセス制御回路は、
前記ライトトランザクションを取得した場合に、前記ヘッダフリットの前記アドレスフィールドを参照することにより、前記ライトトランザクションが前記予備コアI/Oデバイス宛のものであるか否かを判定し、判定結果を示す検出結果信号と、変換後のアドレスフィールドの値を示すアドレス信号とを生成する、予備コアI/Oアクセス検出回路と、
前記アドレス信号を取得し、ヘッダフリットにおける前記アドレスフィールドの値を前記アドレス信号によって示される値に差し換え、変換後のヘッダフリットを生成する、予備コアI/Oアクセスフリット生成回路と、
前記検出結果信号として前記ライトトランザクションが前記予備コアI/Oデバイス宛である旨を示す信号を取得した場合に、前記変換後のヘッダフリットを選択し、前記予備コアI/Oデバイスに向けて送出する、セレクタとを備える
情報処理装置。 - 請求項1又は2に記載された情報処理装置であって、
使用中コアI/O用空間及び前記予備コアI/O用空間は、それぞれ、IO空間、及びMMIO(Memory Mapped Input Output)用空間を有している
情報処理装置。 - 請求項3に記載された情報処理装置であって、
前記予備コアI/Oアクセス制御回路は、前記コピー元レジスタが前記I/O空間に割り当てられたレジスタであった場合に、前記ライトトランザクションのアクセス先アドレスを示す値から、前記予備コアI/O用空間におけるI/O空間のベースアドレスを示す値を減じた値を、前記変換後のライトトランザクションのアクセス先アドレスとして設定する
情報処理装置。 - 請求項3または4に記載された情報処理装置であって、
前記予備コアI/Oアクセス制御回路は、前記コピー元レジスタが前記MMI/O用空間に割り当てられたレジスタであった場合に、前記ライトトランザクションのアクセス先アドレスを示す値から、前記予備コアI/O用空間における前記MMI/O空間のベースアドレスを示す値を減じた値を、前記変換後のライトトランザクションのアクセス先アドレスとして設定する
情報処理装置。 - 請求項3乃至5のいずれかに記載された情報処理装置であって、
前記マップ部は、前記メモリ空間に、更にコンフィグレーション空間をマップし、
前記コンフィグレーション空間において、前記複数のコアI/Oデバイスには、重複しないように、最大バス番号及び最小バス番号が割り当てられており、
前記予備コアI/Oアクセス制御回路は、前記コピー元レジスタが前記コンフィギュレーション空間に割り当てられたレジスタであった場合に、前記ライトトランザクションのアクセス先アドレスに含まれるバス番号部分の値を、前記予備コアI/Oデバイスに割り当てられた前記最小バス番号の値を減じた値に差し換え、差し換え後のアクセス先アドレスを前記変換後のライトトランザクションのアクセス先アドレスとして設定する
情報処理装置。 - 複数のプロセッサノードと、それぞれがコアI/Oデバイスを有する複数のI/Oノードと、前記複数のプロセッサノードと前記複数のI/Oノードを接続するノード制御装置とを具備する情報処理装置の動作方法であって、
前記各プロセッサノードが、前記各プロセッサノードにおけるメモリ空間に、使用中コアI/Oデバイスに対応する使用中コアI/O用空間と、予備コアI/Oデバイスに対応する予備コアI/O用空間とをマップするステップと、
前記各プロセッサノードが、使用コアI/Oデバイス変更指示に応じて、前記複数のプロセッサノードによる新規トランザクションの発行を抑止するステップと、
前記新規トランザクションの発行が抑止された後に、前記使用中コアI/Oデバイスに含まれるコピー元レジスタに格納されたデータを、前記予備コアI/Oデバイスに含まれるコピー先レジスタにコピーするステップと、
前記各プロセッサノードが、コピーが完了した後に、前記使用中コアI/Oデバイスに対するトランザクションが前記予備コアI/Oデバイスに転送されるようにルーティング設定を変更するステップと、
前記各プロセッサノードが、ルーティング設定が変更された後に、前記新規トランザクションの発行の抑止を解除するステップと、
を具備し、
前記コピーするステップは、
前記プロセッサノードが、前記使用中コアI/O用空間におけるコピー元アドレスにアクセスすることにより、前記使用中コアI/Oデバイスに含まれるコピー元レジスタに格納されたデータをコピー対象データとして読み出し、前記予備コアI/O用空間における前記コピー元アドレスに対応するアドレスをアクセス先アドレスとして、前記コピー対象データを格納する旨を示すライトトランザクションを発行するステップと、
前記ノード制御装置が、前記ライトトランザクションを取得した場合に、前記ライトトランザクションのアクセス先アドレスを、前記使用中コアI/Oデバイスにおいて前記コピー元レジスタに割り当てられたアドレスと同一のアドレスになるように変換し、前記変換後のライトトランザクションを前記予備コアI/Oデバイスに通知するステップとを含む
情報処理装置の動作方法。
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