JPH05313857A - 浮動小数点加減算装置とその制御方式 - Google Patents

Abstract

(57)【要約】 【目的】固定小数点加減算装置あるいは右シフタまたは
左シフタとしても動作するように制御することが可能
で、従来の方式よりもバレルシフト処理を１回低減して
処理を高速化した浮動小数点加減算装置とその制御方式
を提供する。 【構成】仮数部を１ビット分右シフトする右シフタ８を
備える。右バレルシフタ５の出力と右シフタ８の出力と
のいずれか一方を選択して出力する選択回路９を備え
る。加減算回路４の出力を右または左の１ビットのシフ
トを行なう双方向シフタ１０を備える。正規化用バレル
シフタ５の出力と双方向シフタ１０の出力とのいずれか
一方を選択して加減算結果である正規化された仮数部を
出力する選択回路１１を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は浮動小数点加減算装置と
その制御方式に関し、特に浮動小数点加減算処理を高速
に実行できる浮動小数点加減算装置とその制御方式に関
する。

【０００２】

【従来の技術】浮動小数点加減算処理は大別して次の４
ステップで構成される。（１）大小比較と指数減算。
（２）桁合せ右シフト。（３）仮数加減算。（４）演算
結果の正規化。以下ではこの従来の演算方式にしたがっ
た従来の浮動小数点加減算装置について、図面を参照し
て説明する。

【０００３】従来の浮動小数点加減算装置は、図２に示
すように、仮数部が絶対値表現である浮動小数点データ
である２つの入力オペランドＯＰ１，ＯＰ２を入力しそ
の大小を比較し大きい方のオペランドの指数部ＥＬと大
きい方のオペランドの仮数部ＭＬと小さい方のオペラン
ドの仮数部ＭＳとを出力する比較選択回路１と、入力オ
ペランドＯＰ１，ＯＰ２の指数部を相互に減算し指数の
差を出力する指数減算回路２と、上記指数差をシフト量
として仮数部ＭＳを右シフトする右バレルシフタ３と、
仮数部ＭＬと右バレルシフタ３の出力とを加減算する加
減算回路４と、プライオリティエンコーダ６の出力値を
シフト量として正規化のため加減算回路４の出力のシフ
トを行なう正規化用バレルシフタ５と、加減算回路４の
出力における最上位の’１’のビットの位置を検出する
プライオリティエンコーダ６と、指数部ＥＬを入力し指
数部の更新を行なう指数更新回路７とを備えて構成され
ていた。

【０００４】次に、従来の浮動小数点加減算装置の動作
について説明する。

【０００５】比較回路選択回路１は、浮動小数点データ
の２つの入力オペランドＯＰ１，ＯＰ２を入力し、その
大小を判定して小さい方のオペランドの仮数部ＭＳを右
バレルシフタ３の入力として出力する。また、指数減算
回路２は、入力オペランドＯＰ１，ＯＰ２の指数部を減
算し指数の差を出力する。その値、すなわち、指数の差
をシフト量として右バレルシフタ３は、入力された仮数
部ＭＳを桁合せのために右シフトする。右バレルシフタ
３の出力は加減算回路４に入力される。

【０００６】加減算回路４は、右バレルシフタ３の出力
と比較選択回路１の出力である大きい方のオペランドの
仮数部ＭＬとを加算する。加減算回路４の出力は、正規
化用バレルシフタ５とプライオリティエンコーダ６とに
入力される。プライオリティエンコーダ６は、加減算回
路４の出力データを検索し最上位の’１’のビット位
置、すなわち、最上位の’１’のビットがＭＳＢから下
位に数えて何番目の位置かを検出する。正規化用バレル
シフタ５は、プライオリティエンコーダ６の出力値をシ
フト量として、加減算回路４の出力データをシフトす
る。

【０００７】以上の仮数の正規化処理に並行して、指数
部の更新が指数更新回路７により行なわれる。これは、
比較選択回路１から大きい方のオペランドの指数部ＥＬ
を入力して、これに対して正規化用シフト量を加減算す
ることにより指数の更新が行なわれる。

【０００８】以上の処理により浮動小数点加減算が実行
され、結果データＲを出力するというものであった。

【０００９】

【発明が解決しようとする課題】上述した従来の浮動小
数点加減算装置は、大小比較と指数減算比較を行なう選
択回路および指数減算回路と、桁合せ右シフトのための
右バレルシフタと、仮数加減算を行なう加減算回路４
と、演算結果の正規化のための正規化用バレルシフタと
の４つの機能的構成要素が直列接続されているので、そ
のクリティカルパスは上記４つの機能的構成要素を順次
通過するパスとなり、処理に要する時間が長くなるとい
う欠点があった。

【００１０】本発明の目的は、ごくわずかのハードウェ
アを追加するだけで、データ変換命令を実行できる浮動
小数点加減算装置とその制御方式を提供することにあ
る。

【００１１】

【課題を解決するための手段】第一の発明の浮動小数点
加減算装置は、仮数部が絶対値表現された浮動小数点デ
ータである第一および第二の入力オペランドの大小を比
較し前記第一および第二の入力オペランドの大きい方の
オペランドの仮数部を第一の仮数部とし小さい方のオペ
ランドの仮数部を第二の仮数部とし大きい方のオペラン
ドの指数部を第一の指数部としてそれぞれ出力する比較
選択回路と、前記第一および第二の入力オペランドのそ
れぞれの指数部同志の減算を行ない前記指数部の差であ
る指数差を出力する指数減算回路と、前記指数差をシフ
ト量として前記第二の仮数部を右シフトする右バレルシ
フタと、前記第二の仮数部を１ビット分右シフトする右
シフタと、前記右バレルシフタの出力と前記右シフタの
出力とのいずれか一方を選択して出力する第一の選択回
路と、前記第一の選択回路の出力と前記第一の仮数部と
を加減算する加減算回路と、前記加減算回路の出力にお
ける最上位の’１’のビットの位置を検出するプライオ
リティエンコーダと、前記プライオリティエンコーダの
出力値をシフト量として前記加減算回路の出力をシフト
する正規化用バレルシフタと、前記加減算回路の出力を
入力し右または左の１ビットのシフトを行なう双方向シ
フタと、前記正規化用バレルシフタの出力と前記双方向
シフタの出力とのいずれか一方を選択して前記第一およ
び第二の仮数部の加減算結果である正規化された仮数部
を出力する第二の選択回路と、前記第一の指数部を入力
し前記仮数部の正規化に対応して前記指数部の更新を行
なう指数更新回路とを備えることを特徴とするものであ
る。

【００１２】また、第２の発明の浮動小数点加減化算装
置の制御方式は、前記比較選択回路が前記第一の入力オ
ペランドをそのまま通過させて前記加減算回路の一方の
入力とし、前記比較選択回路と前記右シフタと前記第一
の選択回路とが前記第二の入力オペランドをそのまま通
過させて前記加減算回路の他の一方の入力とし、前記双
方向シフタと前記第二の選択回路とが前記加算回路の出
力をそのまま通過させて固定小数点加減算を行なうこと
により請求項１記載の浮動小数点加減算装置の動作を制
御することを特徴とするものである。

【００１３】

【作用】本発明の浮動小数点加減算装置は、入力オペラ
ンドの大小比較と指数減算の後に、両オペランドの指数
の差が１以下でかつ真の減算処理を実行するときには、
シフト量が１ビット以下の桁合せシフトを行なう右シフ
タと、加減算回路と、正規化用バレルシフタとを含むデ
ータパスが選択される。それ以外の場合、すなわち、両
オペランドの指数の差が２以上かまたは真の加算処理を
実行するときには、右バレルシフタと、加減算回路と、
正規化のためのシフト量が１ビット以下のシフトを行な
う双方向シフタとを含むデータパスが選択される。どち
らのデータパスが選択されても、データが通過する機能
的構成要素の数はバレルシフタの１個分少ない。その代
りに、右シフタや双方向シフタと、データパスの切替を
行なう選択回路が追加されているが、これらの機能的構
成要素をデータが通過する時間はバレルシフタをデータ
が通過する時間に比較すれば小さい。したがって、ほぼ
バレルシフタ１個分の遅延時間を短縮することができ
る。

【００１４】また、加減算回路のみを動作させ、残りの
構成要素はデータが単に通過するように制御すること
で、本装置を固定小数点加減算装置として動作させるこ
とができる。この場合、従来の浮動小数点加減算装置を
同様に制御して固定小数点加減算装置として動作させる
場合に比べて、ほぼバレルシフタ１個分の遅延時間を短
縮することができる。

【００１５】また、右バレルシフタのみを動作させ、残
りの構成要素はデータが単に通過するように制御するこ
とで、本装置を右バレルシフタとして動作させ右シフト
演算を実行することができる。この場合、従来の浮動小
数点加減算装置を同様に制御して右バレルシフタとして
動作させる場合に比べて、ほぼバレルシフタ１個分の遅
延時間を短縮することができる。

【００１６】さらに、正規化用バレルシフタのみを動作
させ、残りの構成要素はデータが単に通過するように制
御することで、本装置を左バレルシフタとして動作させ
左シフト演算を実行することができる。この場合、従来
の浮動小数点加減算装置を同様に制御して左バレルシフ
タとして動作させる場合に比べて、ほぼバレルシフタ１
個分の遅延時間を短縮することができる。

【００１７】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１８】次に、本発明の浮動小数点加減算装置の実
施例について図面を参照して説明する。

【００１９】図１は本発明の浮動小数点加減算装置の一
実施例を示すブロック図である。

【００２０】本実施例の浮動小数点加減算装置は、図１
に示すように、従来と同様の比較選択回路１と、指数減
算回路２と、右バレルシフタ３と、加減算回路４と、正
規化用バレルシフタ５と、プライオリティエンコーダ６
と、指数更新回路７とに加えて、１ビットの右シフトを
行なう右シフタ８と、右バレルシフタ３の出力値と右シ
フタ８の出力値とのいずれか一方を選択する選択回路９
と、加減算器９の出力を１ビット右または左シフトする
双方向シフタ１０と、正規化用バレルシフタ５の出力値
と双方向シフタ１０の出力値とのいずれか一方を選択す
る選択回路１１とを備えて構成されている。

【００２１】次に、本実施例の動作について説明する。

【００２２】まず、浮動小数点加減算における正規化処
理について説明する。

【００２３】次に示す２つの場合においてのみ、正規化
のために仮数部の２ビット以上のシフトが必要となる可
能性がある。それ以外の場合には、正規化のための仮数
部のシフト量はせいぜい１ビットである。 （１）処理内容が真の減算であって、かつ両オペランド
の指数が同一のとき、仮数部の減算結果の正規化のため
２ビット以上の左シフトが必要になる可能性がある。こ
のような計算の一例を以下に示す。

【００２４】

【００２５】（２）処理内容が真の加算であって、かつ
両オペランドの指数の差が１のとき、仮数部の減算結果
の正規化のため２ビット以上の左シフトが必要になる可
能性がある。このような計算の一例を以下に示す。

【００２６】

【００２７】ここで、真の減算または加算とは、数値の
符号を考慮した実質的な加算または減算のことである。
すなわち、説明の便宜のため１０進法を用いると（＋
５）＋（−３）＝５−３は演算命令としては加算であっ
ても実は真の減算であり、（＋５）−（−３）＝５＋３
は演算命令としては減算であっても実は真の加算であ
る。

【００２８】上記（１），（２）の場合以外では、正規
化のための仮数部のシフト量は１ビット以下でよい。理
由は、（１）真の加算処理の場合は、仮数の加算結果は
２⁰桁からの桁上げによって２¹ の桁に１がたつか（１
＊．＊＊＊．．．という数になるか）、あるいは桁上げ
が生じないか（１．＊＊＊．．．という数になるか）の
いずれかである。したがって、正規化のためには、２¹
の桁に桁上げが生じた場合に１ビットの右シフトが必要
となるだけであるからである。また、（２）真の減算処
理の場合でかつ両オペランドの指数の差が２以上のとき
は、仮数の減算は（１．＊＊＊．．．）−（０．
０．．．０１＊＊＊．．．）という計算であって、この
答は１．＊＊＊．．．という数かまたは０．１＊＊
＊．．．という数になるかのいずれかであることは明か
である。したがって、正規化のためには１ビット以下の
左シフトが必要であるだけであるからである。

【００２９】以上の説明のように、浮動小数点加減算は
処理フローＡと処理フローＢとの２つのタイプの処理フ
ローに分けることが可能である。

【００３０】すなわち、処理フローＡは、正規化のため
に仮数部の２ビット以上の左シフトが行なわれる可能性
がある場合であり、これは、真の減算であって、かつ両
オペランドの指数の差が０か１のときである。仮数部の
減算前に行なう桁合せはたかだか１ビットのシフトであ
る。

【００３１】また、処理フローＢは、正規化のために仮
数部の１ビット以下の右または左シフトが行なわれる場
合であり、これは、真の加算か、または真の減算であっ
て、かつ両オペランドの指数の差が２以上のときであ
る。

【００３２】本実施例の浮動小数点加減算装置では、オ
ペランドの大小比較と指数減算の後に、指数の差および
真の加算か真の減算かに対応して、処理フローＡと処理
フローＢとのいずれかに対応するデータパスを選択し、
それぞれの処理を実行する。すなわち、処理フローＡに
対応するデータパスは、右シフタ８と、加減算回路４
と、正規化用バレルシフタ５とから構成される。また、
処理フローＢに対応するデータパスは、右バレルシフタ
３と、加減算回路４と、双方向シフタ１０ととから構成
される。

【００３３】まず、従来例と同様に、比較選択回路１
は、入力オペランドＯＰ１，ＯＰ２の大小を判定して大
きい方のオペランドの指数部ＥＬと大きい方のオペラン
ドの仮数部ＭＬと小さい方のオペランドの仮数部ＭＳと
を出力する。ここで、仮数部ＭＬは加減算器４に出力さ
れ、仮数部ＭＳは右バレルシフタ３と右シフタ８とに出
力される。指数減算回路２は、入力オペランドＯＰ１，
ＯＰ２の指数部を減算し指数の差を出力する。

【００３４】以降の処理では、上述の処理フローＡに対
応する処理と、処理フローＢに対応する処理とに分かれ
る。

【００３５】まず、処理フローＡについて説明する。演
算の種類が真の減算であって、かつ指数減算回路２の出
力である指数の差が１であれば、右シフタ８は仮数部Ｍ
Ｓを１ビット右にシフトして桁合せを行なう。また、演
算の種類が真の加算であって、かつ指数減算回路２の出
力である指数の差が０であれば、シフト量は０であり、
右シフタ８は仮数部ＭＳをそのまま通過させる。右シフ
タ８の出力は、選択回路９を経由して加減算回路４の入
力となる。加減算回路４は、仮数部ＭＬと選択回路９の
出力との減算を行なう。正規化用バレルシフタ５は、正
規化のために加減算回路４の出力をシフトして、仮数が
１．＊＊＊．．．という形になるようにする。プライオ
リティエンコーダ６は、加減算回路の出力における最上
位の’１’のビットの位置が第何桁目にあるかを検出
し、その検出値を正規化用バレルシフタ５のシフト量と
する。

【００３６】次に、処理フローＢについて説明する。演
算の種類が真の加算または真の減算であって、かつ指数
減算回路２の出力である指数の差が２以上であれば、上
記指数の差をシフト量として右バレルシフタ３が仮数部
ＭＳを右バレルシフトして桁合せを行なう。右バレルシ
フタ３の出力は、選択回路９を経由して加減算回路４の
入力となる。加減算回路４は、仮数部ＭＬと選択回路９
の出力との減算を行なう。前述のように、この処理フロ
ーＢでは正規化のために仮数部の１ビット以下の右また
は左シフトでよい。つまり、真の加算処理で、２¹ の桁
への桁上げが生じて加減算回路４の出力値が１＊．＊＊
＊．．．という形となった場合には１ビット右シフトし
て正規化する。また、真の減算処理で、２⁰ 桁からの桁
借りが生じて加減算回路４の出力値が０．１＊＊
＊．．．という形となった場合には１ビット左シフトし
て正規化する。以上の正規化シフト処理を双方向シフタ
１０が行なう。

【００３７】選択回路１１は、上記指数の差が１以下で
かつ真の減算処理の場合は正規化用バレルシフタ５の出
力を選択的に出力し、上記指数の差が２以上かまたは真
の加算処理の場合には双方向シフタ１０の出力を選択的
に出力する。

【００３８】指数更新回路７は、比較選択回路１から大
きい方のオペランドの指数部ＥＬを入力して、これに対
して処理フローＡと処理フローＢとのいずれかで実行さ
れた正規化用シフト量を加減算することにより指数の更
新を行なう。

【００３９】次に、本実施例の浮動小数点加減算装置を
用いた固定小数点加減算処理について説明する。固定小
数点加減算を行なう場合には、入力オペランドＯＰ１が
比較選択回路１を経由して加減算回路４の一方の入力と
なるようにし、入力オペランドＯＰ２が比較選択回路１
と右シフタ８と選択回路９とをそのまま通過し、加減算
回路４のもう一方の入力となるように制御する。加減算
回路４は固定小数点加減算処理を実行する。加減算回路
４の出力が、双方向シフタ１０と選択回路１１とを通過
しそのまま出力されるように制御する。

【００４０】次に、本実施例の浮動小数点加減算装置を
用いた右シフト処理について説明する。入力オペランド
ＯＰ１が比較選択回路１をそのまま通過して右バレルシ
フタ３の入力となるようにように制御する。右バレルシ
フタ３は入力オペランドＯＰ１を所定のシフト量だけ右
シフトする。このシフト結果出力が、選択回路９と加減
算回路４と双方向シフタ１０と選択回路１１とを通過し
そのまま出力されるように制御する。

【００４１】次に、本実施例の浮動小数点加減算装置を
用いた左シフト処理について説明する。入力オペランド
ＯＰ１が比較選択回路１と加減算回路４とをそのまま通
過して正規化用バレルシフタ５の入力となるようによう
に制御する。正規化用バレルシフタ５は入力オペランド
ＯＰ１を所定のシフト量だけ左シフトする。このシフト
結果出力が、選択回路１１を通過しそのまま出力される
ように制御する。

【００４２】

【発明の効果】以上説明したように、本発明の浮動小数
点加減算装置とその制御方式は、従来の浮動小数点加減
算装置に仮数部を１ビット分右シフトする右シフタと、
右バレルシフタの出力と上記右シフタの出力とのいずれ
か一方を選択して出力する第一の選択回路と、加減算回
路の出力を右または左の１ビットのシフトを行なう双方
向シフタと、正規化用バレルシフタの出力と上記双方向
シフタの出力とのいずれか一方を選択して加減算結果で
ある正規化された仮数部を出力する第二の選択回路とを
備えることにより、従来の浮動小数点加減算装置に比較
して、ほぼバレルシフタ１個分の遅延時間を短縮するこ
とができるので加減算処理のの高速化が図れるという効
果がある。

【図面の簡単な説明】

【図１】本発明の浮動小数点演算装置の一実施例を示す
ブロック図である。

【図２】従来の浮動小数点演算装置の一例を示すブロッ
ク図である。

【符号の説明】

１ 比較選択回路 ２ 指数減算回路 ３ 右バレルシフタ ４ 加減算回路 ５ 正規化用バレルシフタ ６ プライオリティエンコーダ ７ 指数更新回路 ８ 右シフタ ９，１１ 選択回路 １０ 双方向シフタ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年７月８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の詳細な説明

【補正方法】変更

【補正内容】

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は浮動小数点加減算装置と
その制御方式に関し、特に浮動小数点加減算処理を高速
に実行できる浮動小数点加減算装置とその制御方式に関
する。

【０００２】

【従来の技術】浮動小数点加減算処理は大別して次の４
ステップで構成される。（１）大小比較と指数減算。
（２）桁合せ右シフト。（３）仮数加減算。（４）演算
結果の正規化。以下ではこの従来の演算方式にしたがっ
た従来の浮動小数点加減装置について、図面を参照して
説明する。

【０００３】従来の浮動小数点加減算装置は、図２に示
すように、仮数部が絶対値表現である浮動小数点データ
である２つの入力オペランドＯＰ１，ＯＰ２を入力しそ
の大小を比較し大きい方のオペランドの指数部ＥＬと大
きい方のオペランドの仮数部ＭＬと小さい方のオペラン
ドの仮数部ＭＳとを出力する比較選択回路１と、入力オ
ペランドＯＰ１，ＯＰ２の指数部を相互に減算し指数の
差を出力する指数減算回路２と、上記指数差をシフト量
として仮数部ＭＳを右シフトする右バレルシフタ３と、
仮数部ＭＬと右バレルシフタ３の出力とを加減算する加
減算回路４と、プライオリティエンコーダ６の出力値を
シフト量として正規化のため加減算回路４の出力のシフ
トを行なう正規化用バレルシフタ５と、加減算回路４の
出力における最上位の’１’のビットの位置を検出する
プライオリティエンコーダ６と、指数部ＥＬを入力し指
数部の更新を行なう指数更新回路７とを備えて構成され
ていた。

【０００４】次に、従来の浮動小数点加減算装置の動作
について説明する。

【０００５】比較選択回路１は、浮動小数点データの２
つの入力オペランドＯＰ１，ＯＰ２を入力し、その大小
を判定して小さい方のオペランドの仮数部ＭＳを右バレ
ルシフタ３の入力として出力する。また、指数減算回路
２は、入力オペランドＯＰ１，ＯＰ２の指数部を減算し
指数の差を出力する。その値、すなわち、指数の差をシ
フト量として右バレルシフタ３は、入力された仮数部Ｍ
Ｓを桁合せのために右シフトする。右バレルシフタ３の
出力は加減算回路４に入力される。

【０００６】加減算回路４は、右バレルシフタ３の出力
と比較選択回路１の出力である大きい方のオペランドの
仮数部ＭＬとを加算する。加減算回路４の出力は、正規
化用バレルシフタ５とプライオリティエンコーダ６とに
入力される。プライオリティエンコーダ６は、加減算回
路４の出力データを検索し最上位の’１’のビット位
置、すなわち、最上位の’１’のビットがＭＳＢから下
位に数えて何番目の位置かを検出する。正規化用バレル
シフタ５は、プライオリティエンコーダ６の出力値をシ
フト量として、加減算回路４の出力データをシフトす
る。

【０００７】以上の仮数の正規化処理に並行して、指数
部の更新が指数更新回路７により行なわれる。これは、
比較選択回路１から大きい方のオペランドの指数部ＥＬ
を入力して、これに対して正規化用シフト量を加減算す
ることにより指数の更新が行なわれる。

【０００８】以上の処理により浮動小数点加減算が実行
され、結果データＲを出力するというものであった。

【０００９】以上に説明した図２の構成の浮動小数点加
減算装置の構成を、以下の文では便宜上タイプ１と呼
ぶ。

【００１０】浮動小数点加減算装置の構成としてタイプ
１以外の構成も知られている。それを以下ではタイプ２
と呼ぶ。タイプ２の構成を説明するためにまず浮動小数
点加減算における正規化処理について考える。次に示す
２つの場合においてのみ、正規化のために仮数部の２ビ
ット以上のシフトが必要となる可能性がある。それ以外
の場合は正規化のためのシフト量はたかだか１ビットで
ある。 （１）処理内容が真の減算であって、かつ両オペランド
の指数が同じとき、 仮数部の減算結果を正規化する際に
仮数部の２ビット以上の左シフトが必要となる可能性が
ある。このような計算の一例を以下に示す。

【００１１】

【数１】

【００１２】（２）処理内容が真の減算であってかつ、
両オペランドの指数の差が１であるとき、その仮数部の
減算結果を正規化しようとする場合に、２ビット以上の
左シフトが必要となる可能性がある。このような計算の
一例を以下に示す。

【００１３】

【数２】

【００１４】ここで真の減算または加算とは、数値の符
号を考慮した実質的な加算または減算のことである。す
なわち、説明の便宜のため１０進法を用いると（＋５）
＋（−３）＝５−３は演算命令としては加算であっても
実は真の減算処理であり、（＋５）−（−３）＝５＋３
は演算命令として減算であっても実は真の加算処理であ
る。

【００１５】上記（１）（２）の場合以外には、仮数部
正規化のためのシフト量は１以下でよい。理由は、
（１）真の加算処理の場合は、仮数の加算結果は２ 0 桁
からの桁上げによって２ 1 の桁に１がたつか（１＊．＊
＊＊・・・という数になるか）、あるいは桁上げが生じ
ないか（１．＊＊＊・・・という数になるか）のいずれ
かである。したがって、正規化のためには、２ 1 の桁に
桁上げが生じた場合に１ビットの右シフトが必要となる
だけであるからである。また、（２）真の減算処理でか
つ両オペランドの指数の差が２以上の場合は、仮数の減
算は（１．＊＊＊・・・）−（０．０・・・０１＊＊＊
・・・）という計算であって、この答は１．＊＊＊・・
・という数かまたは０．１＊＊＊・・・という数になる
かのいずれかであることは明かである。したがって正規
化のためには、１ビット以下の左シフトが必要であるだ
けであるからである。

【００１６】以上の説明のように、浮動小数点加減算は
処理フローＡと処理フローＢとのふたつのタイプの処理
フローに分けることが可能である。すなわち処理フロー
Ａは、正規化のために仮数の２ビット以上の左シフトが
行われる可能性がある。これは真の減算で、かつ両オペ
ランドの指数の差が０または１であるときである。仮数
の減算前に行う桁合わせはたかだか１ビットのシフトで
ある。また処理フローＢは、正規化のための仮数のシフ
トは右または左方向の１ビット以下のシフトである。こ
れは真の加算か、または真の減算で両オペランドの指数
の差が２以上の場合である。

【００１７】そこでこのふたつのフローをそれぞれ処理
するデータパスを２個設けて浮動小数点加減算を実行す
る構成が考えられている。これがタイプ２であり、その
基本構成を図３に示す。

【００１８】比較選択回路１は浮動小数点データの２つ
の入力オペランドＯＰ１，ＯＰ２を入力し、その大小を
判定して小さい方のオペランドの仮数部ＭＳを右シフタ
８と右バレルシフタ３の入力として出力する。

【００１９】右シフタ８は小さい方のオペランドの仮数
部ＭＳを１ビット右にシフトするか、或いはシフトせず
にそのまま通過させ、第１の加減算回路１２に出力す
る。第１の加減算回路１２は、バレルシフタ８の出力と
比較選択回路１の出力である大きい方のオペランドの仮
数部ＭＬとを加減算する。この加減算結果を正規化用バ
レルシフタ５で正規化する。すなわち仮数が１．ｘｘｘ
という形になるようにする。そのためにプライオリティ
エンコーダ６が第１の加減算回路１２の出力に対して、
最上位の”１”が第何桁目にあるかをエンコードする。
正規化用バレルシフタ５はプライオリティエンコーダ６
の出力値をシフト量としてシフトを行う。

【００２０】一方、指数減算回路２は、入力オペランド
ＯＰ１，ＯＰ２の指数部を減算し指数の差を出力する。
その値、すなわち指数の差をシフト量として右バレルシ
フタ３は入力された仮数部ＭＳを桁合わせのために右シ
フトする。右バレルシフタ３の出力は第２の加減算回路
１３に入力される。第２の加減算回路１３は、右バレル
シフタ３の出力と比較選択回路１の出力である大きい方
のオペランドの仮数部ＭＬとを加算する。第２の加減算
回路１３の出力は双方向シフタ１０に入力される。もし
も真の加算処理で、２ 1 桁への桁上げが 発生して第２の
加減算回路１３の出力値が１＊．＊＊＊・・・という形
になった場合には１ビット右シフトして正規化する。ま
た真の減算処理で２ 0 桁からの桁借りが発生して第２の
加減算回路１３の出力値が０．１＊＊＊・・・という形
になった場合には１ビット左シフトして正規化する。

【００２１】選択回路１１は、２つの入力オペランドの
指数の差が１以下でかつ真の減算処理の場合は正規化用
バレルシフタ５の出力を選択的に出力し、それ以外の場
合は双方向シフタ出力を選択的に出力する。また指数の
更新が指数更新回路７によって行われる。

【００２２】つまり処理フローＡに対応するパスが右シ
フタ８→第一の加減算回路１２→正規化用バレルシフタ
というパスであり、処理フローＢに対応するのが右バレ
ルシフタ→第２の加減算回路１３→双方向シフタ１０と
いうパスである。最後の選択回路１１によりフローＡか
フローＢかが選択されて結果Ｒが出力される。このよう
な構成の浮動小数点加減算装置は米国特許４，９９９，
８０３に詳しい。

【００２３】

【発明が解決しようとする課題】上述した従来の浮動小
数点加減算装置は、大小比較と指数減算比較を行なう選
択回路および指数減算回路と、桁合せシフトのための右
バレルシフタと、仮数加減算を行なう加減算回路４と、
演算結果の正規化のための正規化用バレルシフタとの４
つの機能的構成要素が直列接続されているので、そのク
リティカルパスは上記４つの機能的構成要素を順次通過
するパスとなり、処理に要する時間が長くなるという欠
点があった。また処理フローＡ、Ｂそれぞれに個別のパ
スを設けるというタイプ２の構成をとった場合には加減
算回路が２倍必要となりハードウェア量が増大してしま
うという欠点があった。

【００２４】本発明の目的はごくわずかのハードウェア
を追加するだけで、浮動小数点演算、固定小数点演算、
シフト演算を高速に実行できる浮動小数点加減算装置と
その制御方式を提供することにある。

【００２５】

【課題を解決するための手段】第一の発明の浮動小数点
加減算装置は、仮数部が絶対値表現された浮動小数点デ
ータである第一および第二の入力オペランドの大小を比
較し前記第一および第二の入力オペランドの大きい方の
オペランドの仮数部を第一の仮数部とし小さい方のオペ
ランドの仮数部を第二の仮数部とし大きい方のオペラン
ドの指数部を第一の指数部としてそれぞれ出力する比較
選択回路と、

【００２６】前記第一および第二の入力オペランドのそ
れぞれの指数部同志の減算を行ない前記指数部の差であ
る指数差を出力する指数減算回路と、

【００２７】前記指数差をシフト量として前記第二の仮
数部を右シフトする右バレルシフタと、

【００２８】前記第二の仮数部を１ビット分右シフトす
る右シフタと、

【００２９】前記右バレルシフタの出力と前記右シフタ
の出力とのいずれか一方を選択して出力する第一の選択
回路と、

【００３０】前記第一の選択回路の出力と前記第一の仮
数部とを加減算する加減算回路と、

【００３１】前記加減算回路の出力における最上位の’
１’のビット位置を検出するプライオリティエンコーダ
と、

【００３２】前記プライオリティエンコーダの出力値を
シフト量として前記加減算回路の出力シフトする正規化
用バレルシフタと、

【００３３】前記加減算回路の出力を入力し右または左
の１ビットのシフトを行なう双方向シフタと、

【００３４】前記正規化用バレルシフタの出力と前記双
方向シフタの出力とのいずれか一方を選択して前記第一
および第二の仮数部の加減算結果である正規化された仮
数部を出力する第二の選択回路と、

【００３５】前記第一の指数部を入力し前記仮数部の正
規化に対応して前記指数部の更新を行なう指数更新回路
とを備えることを特徴とするものである。

【００３６】また、第２の発明の浮動小数点加減算装置
の制御方式は、前記比較選択回路が前記第一の入力オペ
ランドをそのまま通過させて前記加減算回路の一方の入
力とし、

【００３７】前記比較選択回路と前記右シフタと前記第
一の選択回路とが前記第二の入力オペランドをそのまま
通過させて前記加減算回路の他の一方の入力とし、

【００３８】前記双方向シフタと前記第二の選択回路と
が前記加算回路の出力をそのまま通過させて固定小数点
加減算を行なうことにより請求項１記載の浮動小数点加
減算装置の動作を制御することを特徴とするものであ
る。

【００３９】

【作用】本発明の浮動小数点加減算装置は、入力オペラ
ンドの大小比較と指数減算の後に、両オペランドの指数
の差が１以下でかつ真の減算処理を実行するときには、
シフト量が１ビット以下の桁合せシフトを行なう右シフ
タと、加減算回路と、正規化用バレルシフタとを含むデ
ータパスが選択される。それ以外の場合、すなわち、両
オペランドの指数の差が２以上かまたは真の加算処理を
実行するときには、右バレルシフタと、加減算回路と、
正規化のためのシフト量が１ビット以下のシフトを行な
う双方向シフタとを含むデータパスが選択される。どち
らのデータパスが選択されても、データが通過する機能
的構成要素の数はバレルシフタの１個分少ない。その代
りに、右シフタや双方向シフタと、データパスの切替を
行なう選択回路が追加されているが、これらの機能的構
成要素をデータが通過する時間はバレルシフタをデータ
が通過する時間に比較すれば小さい。したがって、タイ
プ１の従来構成に比べてほぼバレルシフタ１個分の遅延
時間を短縮することができる。またタイプ２の従来構成
と比べると、遅延時間は同じだが、加減算回路が一つで
すむのでハードウェア量を大幅に削減できる。

【００４０】また、加減算回路のみを動作させ、残りの
構成要素はデータが単に通過するように制御すること
で、本装置を固定小数点加減算装置として動作させるこ
とができる。この場合、タイプ１の従来の浮動小数点加
減算装置を同様に制御して固定小数点加減算装置として
動作させる場合に比べて、ほぼバレルシフタ１個分の遅
延時間を短縮することができる。

【００４１】また、右バレルシフタのみを動作させ、残
りの構成要素はデータが単に通過するように制御するこ
とで、本装置を右バレルシフタとして動作させ右シフト
演算を実行することができる。この場合、タイプ１の従
来の浮動小数点加減算装置を同様に制御して右バレルシ
フタとして動作させる場合に比べて、ほぼバレルシフタ
１個分の遅延時間を短縮することができる。

【００４２】さらに、正規化用バレルシフタのみを動作
させ、残りの構成要素はデータが単に通過するように制
御することで、本装置を左バレルシフタとして動作させ
左シフト演算を実行することができる。この場合、タイ
プ１の従来の浮動小数点加減算装置を同様に制御して左
バレルシフタとして動作させる場合に比べて、ほぼバレ
ルシフタ１個分の遅延時間を短縮することができる。

【００４３】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００４４】次に、本発明の浮動小数点加減算装置の実
施例について図面を参照して説明する。

【００４５】図１は本発明の浮動小数点加減算装置の一
実施例を示すブロック図である。

【００４６】本実施例の浮動小数点加減算装置は、図１
に示すように、従来と同様の比較選択回路１と、指数減
算回路２と、右バレルシフタ３と、加減算回路４と、正
規化用バレルシフタ５と、プライオリティエンコーダ６
と、指数更新回路７とに加えて、１ビットの右シフトを
行なう右シフタ８と、右バレルシフタ３の出力値と右シ
フタ８の出力値とのいずれか一方を選択する選択回路９
と、加減算器９の出力を１ビット右また左シフトする双
方向シフタ１０と、正規化用バレルシフタ５の出力値と
双方向シフタ１０の出力値とのいずれか一方を選択する
選択回路１１とを備えて構成されている。

【００４７】次に、本実施例の動作について説明する。

【００４８】本実施例の浮動小数点加減算装置では、オ
ペランドの大小比較と指数減算の後に、指数の差および
真の加算か真の減算かに対応して、処理フローＡと処理
フローＢとのいずれかに対応するデータパスを選択し、
それぞれの処理を実行する。すなわち、処理フローＡに
対応するデータパスは、右シフタ８と、加減算回路４
と、正規化用バレルシフタ５とから構成される。また、
処理フローＢに対応するデータパスは、右バレルシフタ
３と、加減算回路４と、双方向シフタ１０ととから構成
される。

【００４９】まず、従来例と同様に、比較選択回路１
は、入力オペランドＯＰ１，ＯＰ２の大小を判定して大
きい方のオペランドの指数部ＥＬと大きい方のオペラン
ドの仮数部ＭＬと小さい方のオペランドの仮数部ＭＳと
を出力する。ここで、仮数部ＭＬは加減算器４に出力さ
れ、仮数部ＭＳは右バレルシフタ３と右シフタ８とに出
力される。指数減算回路２は、入力オペランドＯＰ１，
ＯＰ２の指数部を減算し指数の差を出力する。

【００５０】以降の処理では、上述の処理フローＡに対
応する処理と、処理フローＢに対応する処理とに分かれ
る。

【００５１】まず、処理フローＡについて説明する。演
算の種類が真の減算であってかつ指数減算回路２の出力
である指数の差が１であれば、右シフタ８は仮数部ＭＳ
を１ビット右にシフトして桁合せを行なう。また、演算
の種類が真の加算であって、かつ指数減算回路２の出力
である指数の差が０であれば、シフト量は０であり、右
シフタ８は仮数部ＭＳをそのまま通過させる。右シフタ
８の出力は、選択回路９を経由して加減算回路４の入力
となる。加減算回路４は、仮数部ＭＬと選択回路９の出
力との減算を行なう。正規化用バレルシフタ５は、正規
化のために加減算回路４の出力をシフトして、仮数が
１．＊＊＊・・・という形になるようにする。プライオ
リティエンコーダ６は、加減算回路の出力における最上
位の’１’のビットの位置が第何桁目にあるかを検出
し、その検出値を正規化用バレルシフタ５のシフト量と
する。

【００５２】次に処理フローＢについて説明する。演算
の種類が真の加算または真の減算であって、かつ指数減
算回路２の出力である指数の差が２以上であれば、上記
指数の差をシフト量として右バレルシフタ３が仮数部Ｍ
Ｓを右バレルシフタして桁合せを行なう。右バレルシフ
タ３の出力は、選択回路９を経由して加減算回路４の入
力となる。加減算回路４は、仮数部ＭＬと選択回路９の
出力との減算を行なう。前述のように、この処理フロー
Ｂでは正規化のために仮数部の１ビット以下の右または
左シフトでよい。つまり、真の加算処理で、２¹ の桁へ
の桁上げが生じて加減算回路４の出力値が１＊．＊＊＊
・・・という形となった場合には１ビット右シフトして
正規化する。また、真の減算処理で、２⁰ 桁からの桁借
りが生じて加減算回路４の出力値が０．１＊＊＊・・・
という形となった場合には１ビット左シフトして正規化
する。以上の正規化シフト処理を双方向シフタ１０が行
なう。

【００５３】選択回路１１は、上記指数の差が１以下で
かつ真の減算処理の場合は正規化用バレルシフタ５の出
力を選択的に出力し、上記指数の差が２以上かまたは真
の加算処理の場合には双方向シフタ１０の出力を選択的
に出力する。

【００５４】指数更新回路７は、比較選択回路１から大
きい方のオペランドの指数部ＥＬを入力して、これに対
して処理フローＡと処理フローＢとのいずれかで実行さ
れた正規化用シフト量を加減算することにより指数の更
新を行なう。

【００５５】次に、本実施例の浮動小数点加減算装置を
用いた固定小数点加減算処理について説明する。固定小
数点加減算を行なう場合には、入力オペランドＯＰ１が
比較選択回路１を経由して加減算回路４の一方の入力と
なるようにし、入力オペランドＯＰ２が比較選択回路１
と右シフタ８と選択回路９とをそのまま通過し、加減算
回路４のもう一方の入力となるように制御する。加減算
回路４は固定小数点加減算処理を実行する。加減算回路
４の出力が、双方向シフタ１０と選択回路１１とを通過
しそのまま出力されるように制御する。

【００５６】次に、本実施例の浮動小数点加減算装置を
用いた右シフト処理について説明する。入力オペランド
ＯＰ１が比較選択回路１をそのまま通過して右バレルシ
フタ３の入力となるように制御する。右バレルシフタ３
は入力オペランドＯＰ１を所定のシフト量だけ右シフト
する。このシフト結果出力が、選択回路９と加減算回路
４と双方向シフタ１０と選択回路１１とを通過しそのま
ま出力されるように制御する。

【００５７】次に、本実施例の浮動小数点加減算装置を
用いた左シフト処理について説明する。入力オペランド
ＯＰ１が比較選択回路１と加減算回路４とをそのまま通
過して正規化用バレルシフタ５の入力となるように制御
する。正規化用バレルシフタ５は入力オペランドＯＰ１
を所定のシフト量だけ左シフトする。このシフト結果出
力が、選択回路１１を通過しそのまま出力されるように
制御する。

【００５８】

【発明の効果】以上説明したように、本発明の浮動小数
点加減算装置とその制御方式は、従来の浮動小数点加減
算装置に仮数部を１ビット分右シフトする右シフタと、
右バレルシフタの出力と上記右シフタの出力とのいずれ
か一方を選択して出力する第一の選択回路と、加減算回
路の出力を右または左の１ビットのシフトを行なう双方
向シフトと、正規化用バレルシフタの出力と上記双方向
シフタの出力とのいずれか一方を選択して加減算結果で
ある正規化された仮数部を出力する第二の選択回路とを
備えることにより、タイプ１の従来の浮動小数点加減算
装置に比較して、ほぼバレルシフタ１個分の遅延時間を
短縮することができるので加減算処理の高速化が図れる
という効果がある。

【００５９】また、タイプ２の従来構成と比べると、遅
延時間は同じだが、加減算回路が一つですむので、ハー
ドウェア量を大幅に削減できる。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【００６０】

【図面の簡単な説明】

【図１】本発明の浮動小数点加減算装置の一実施例を示
すブロック図である。

【図２】従来のタイプ１の浮動小数点加減算装置の一例
を示すブロック図である。

【図３】従来のタイプ２の加減算装置の一例を示すブロ
ック図である。

【００６１】

【符号の説明】 １ 比較選択回路 ２ 指数減算回路 ３ 右バレルシフタ ４ 加減算回路 ５ 正規化用バレルシフタ ６ プライオリティエンコーダ ７ 指数更新回路 ８ 右シフタ ９，１１ 選択回路 １０ 双方向シフタ １２ 第１の加減算回路 １３ 第２の加減算回路

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】追加

【補正内容】

【図３】

Claims (4)

【特許請求の範囲】
1. 【請求項１】 仮数部が絶対値表現された浮動小数点デ
   ータである第一および第二の入力オペランドの大小を比
   較し前記第一および第二の入力オペランドの大きい方の
   オペランドの仮数部を第一の仮数部とし小さい方のオペ
   ランドの仮数部を第二の仮数部とし大きい方のオペラン
   ドの指数部を第一の指数部としてそれぞれ出力する比較
   選択回路と、 前記第一および第二の入力オペランドのそれぞれの指数
   部同志の減算を行ない前記指数部の差である指数差を出
   力する指数減算回路と、 前記指数差をシフト量として前記第二の仮数部を右シフ
   トする右バレルシフタと、 前記第二の仮数部を１ビット分右シフトする右シフタ
   と、 前記右バレルシフタの出力と前記右シフタの出力とのい
   ずれか一方を選択して出力する第一の選択回路と、 前記第一の選択回路の出力と前記第一の仮数部とを加減
   算する加減算回路と、 前記加減算回路の出力における最上位の’１’のビット
   の位置を検出するプライオリティエンコーダと、 前記プライオリティエンコーダの出力値をシフト量とし
   て前記加減算回路の出力をシフトする正規化用バレルシ
   フタと、 前記加減算回路の出力を入力し右または左の１ビットの
   シフトを行なう双方向シフタと、 前記正規化用バレルシフタの出力と前記双方向シフタの
   出力とのいずれか一方を選択して前記第一および第二の
   仮数部の加減算結果である正規化された仮数部を出力す
   る第二の選択回路と、 前記第一の指数部を入力し前記仮数部の正規化に対応し
   て前記指数部の更新を行なう指数更新回路とを備えるこ
   とを特徴とする浮動小数点加減算装置。
2. 【請求項２】 前記比較選択回路が前記第一の入力オペ
   ランドをそのまま通過させて前記加減算回路の一方の入
   力とし、 前記比較選択回路と前記右シフタと前記第一の選択回路
   とが前記第二の入力オペランドをそのまま通過させて前
   記加減算回路の他の一方の入力とし、 前記双方向シフタと前記第二の選択回路とが前記加算回
   路の出力をそのまま通過させて固定小数点加減算を行な
   うことにより請求項１記載の浮動小数点加減算装置の動
   作を制御することを特徴とする浮動小数点加減算装置の
   制御方式。
3. 【請求項３】 前記比較選択回路が前記第一の入力オペ
   ランドをそのまま通過させて前記右バレルシフタの入力
   とし、 前記第一の選択回路と前記加減算回路と前記双方向シフ
   タと前記第二の選択回路とが前記右バレルシフタの出力
   をそのまま通過させて右シフトを行なうことにより請求
   項１記載の浮動小数点加減算装置の動作を制御すること
   を特徴とする浮動小数点加減算装置の制御方式。
4. 【請求項４】 前記比較選択回路と前記加減算回路とが
   前記第一入力オペランドをそのまま通過させて前記正規
   化用バレルシフタの入力とし、 前記第二の選択回路が前記正規化用バレルシフタの出力
   をそのまま通過させて左シフトを行なうことにより請求
   項１記載の浮動小数点加減算装置の動作を制御すること
   を特徴とする浮動小数点加減算装置の制御方式。