JPH0683591A - 浮動小数点乗算器とそのテスト方式 - Google Patents
浮動小数点乗算器とそのテスト方式Info
- Publication number
- JPH0683591A JPH0683591A JP4237517A JP23751792A JPH0683591A JP H0683591 A JPH0683591 A JP H0683591A JP 4237517 A JP4237517 A JP 4237517A JP 23751792 A JP23751792 A JP 23751792A JP H0683591 A JPH0683591 A JP H0683591A
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- JP
- Japan
- Prior art keywords
- output
- multiplier
- floating
- floating point
- binary
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 テストが容易な浮動小数点乗算器とそのテス
ト方式を提供することにある。 【構成】 前処理段階で切り出された浮動小数点の指数
部１０１，１０２を、指数部加算器１０５で加算する。
また、浮動小数点の仮数部１０３，１０４を、２進乗算
器２１０に入力し、乗算を行う。２進乗算器２１０の出
力のうち下位ｍビット２１１の総論理和信号２１３を論
理和回路２１２で求める。丸め・桁合わせ器１１６は、
総論理和信号２１３を制御信号として、指数部加算器１
０５の出力１１１と、２進乗算器２１０の出力の上位ｎ
ビット（ｍ≦ｎ）２１４から浮動小数点乗算器の出力１
１７を出力する。セレクタ２２０は、テスト選択信号２
２１に従って、２進乗算器２１０の出力のうちの下位ｍ
ビット２１１と浮動小数点乗算器の出力１１７のいずれ
か一方を選択し、出力する。
ト方式を提供することにある。 【構成】 前処理段階で切り出された浮動小数点の指数
部１０１，１０２を、指数部加算器１０５で加算する。
また、浮動小数点の仮数部１０３，１０４を、２進乗算
器２１０に入力し、乗算を行う。２進乗算器２１０の出
力のうち下位ｍビット２１１の総論理和信号２１３を論
理和回路２１２で求める。丸め・桁合わせ器１１６は、
総論理和信号２１３を制御信号として、指数部加算器１
０５の出力１１１と、２進乗算器２１０の出力の上位ｎ
ビット（ｍ≦ｎ）２１４から浮動小数点乗算器の出力１
１７を出力する。セレクタ２２０は、テスト選択信号２
２１に従って、２進乗算器２１０の出力のうちの下位ｍ
ビット２１１と浮動小数点乗算器の出力１１７のいずれ
か一方を選択し、出力する。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路を用いて浮動
小数点演算器を作成する際、製造後のテストが容易な浮
動小数点乗算器とそのテスト方式に関する。
小数点演算器を作成する際、製造後のテストが容易な浮
動小数点乗算器とそのテスト方式に関する。
【０００２】
【従来の技術】浮動小数点の乗算を行うには、指数部の
加算と、仮数部の乗算を行った後、丸め、桁合わせを行
う必要がある。従来の浮動小数点乗算器のブロック図を
図２に示す。浮動小数点乗算では、仮数部は、２つの入
力の仮数部の乗算結果の上位半分と、切り捨てた下位ビ
ットの総論理和から求められる〔参考文献：アイ イー
イー イー７５４ アイ イー イー イー スタンダ
ード フォア バイナリー フローティング−ポイント
アリスメティック（ＩＥＥＥ７５４ ＩＥＥＥ Ｓｔ
ａｎｄａｒｄ ｆｏｒ Ｂｉｎａｒｙ Ｆｌｏａｔｉｎ
ｇ−ＰｏｉｎｔＡｒｉｔｈｍｅｔｉｃ）〕。
加算と、仮数部の乗算を行った後、丸め、桁合わせを行
う必要がある。従来の浮動小数点乗算器のブロック図を
図２に示す。浮動小数点乗算では、仮数部は、２つの入
力の仮数部の乗算結果の上位半分と、切り捨てた下位ビ
ットの総論理和から求められる〔参考文献：アイ イー
イー イー７５４ アイ イー イー イー スタンダ
ード フォア バイナリー フローティング−ポイント
アリスメティック（ＩＥＥＥ７５４ ＩＥＥＥ Ｓｔ
ａｎｄａｒｄ ｆｏｒ Ｂｉｎａｒｙ Ｆｌｏａｔｉｎ
ｇ−ＰｏｉｎｔＡｒｉｔｈｍｅｔｉｃ）〕。
【０００３】図２において、前処理段階で切り出された
浮動小数点の指数部１０１，１０２を、指数部加算器１
０５で加算する。また、浮動小数点の仮数部（ｎビッ
ト：ｎは正の整数）１０３，１０４を、２進乗算器２１
０に入力し、乗算を行う。２進乗算器２１０の出力のう
ち、下位ｍビット（ｍ≦ｎ）２１１の総論理和信号２１
３を論理和回路２１２で求める。丸め・桁合わせ器１１
６は、総論理和信号２１３を制御信号として、指数部加
算器１０５の出力１１１と２進乗算器２１０の出力の上
ｎビット２１４から浮動小数点乗算器の出力１１７を出
力する。
浮動小数点の指数部１０１，１０２を、指数部加算器１
０５で加算する。また、浮動小数点の仮数部（ｎビッ
ト：ｎは正の整数）１０３，１０４を、２進乗算器２１
０に入力し、乗算を行う。２進乗算器２１０の出力のう
ち、下位ｍビット（ｍ≦ｎ）２１１の総論理和信号２１
３を論理和回路２１２で求める。丸め・桁合わせ器１１
６は、総論理和信号２１３を制御信号として、指数部加
算器１０５の出力１１１と２進乗算器２１０の出力の上
ｎビット２１４から浮動小数点乗算器の出力１１７を出
力する。
【０００４】２進乗算器２１０は浮動小数点の仮数部１
０３，１０４のビット長をｎとしたとき、ビット長ｐ
（ｐ≧ｎ）の２進数２個を入力とし、ビット長（２ｐ−
１）を持った２進数を出力する。丸め・桁合わせ器１１
６に入力する２進乗算器２１０の出力は、上位ｑビット
（ｑ＞ｎ）と切り捨てられた下位（２ｐ−１−ｑ）ビッ
トの総論理和Ｓ（スティッキービット）である。このよ
うに、乗算結果の下位ｍビット２１１が総論理和信号２
１３として１ビットにまとめられてしまうので、２進乗
算器２１０のなかに故障したゲートが存在しても、それ
を検出することが困難になる。仮に、注目している下位
出力の１ビットの故障を検出するためには、それ以外の
下位出力を全て０にして、注目しているビットだけが０
と１に変化するようなテストパタンを印加しなければな
らない。
０３，１０４のビット長をｎとしたとき、ビット長ｐ
（ｐ≧ｎ）の２進数２個を入力とし、ビット長（２ｐ−
１）を持った２進数を出力する。丸め・桁合わせ器１１
６に入力する２進乗算器２１０の出力は、上位ｑビット
（ｑ＞ｎ）と切り捨てられた下位（２ｐ−１−ｑ）ビッ
トの総論理和Ｓ（スティッキービット）である。このよ
うに、乗算結果の下位ｍビット２１１が総論理和信号２
１３として１ビットにまとめられてしまうので、２進乗
算器２１０のなかに故障したゲートが存在しても、それ
を検出することが困難になる。仮に、注目している下位
出力の１ビットの故障を検出するためには、それ以外の
下位出力を全て０にして、注目しているビットだけが０
と１に変化するようなテストパタンを印加しなければな
らない。
【０００５】
【発明が解決しようとする課題】従来方式で用いられる
浮動小数点乗算器内部の２進乗算器は、その出力の下位
半分が総論理和信号として１ビットにまとめられてしま
うので、２進乗算器の下位に位置する論理ゲートに故障
があった場合でも、それを検出しにくいという問題点が
あった。
浮動小数点乗算器内部の２進乗算器は、その出力の下位
半分が総論理和信号として１ビットにまとめられてしま
うので、２進乗算器の下位に位置する論理ゲートに故障
があった場合でも、それを検出しにくいという問題点が
あった。
【０００６】本発明の目的は、テストが容易な浮動小数
点乗算器とそのテスト方式を提供することにある。
点乗算器とそのテスト方式を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、指数部加算器と２進乗算器と、前記２進
乗算器の下位ｍビットの出力を入力とする論理和回路
と、前記指数部加算器の出力と前記２進乗算器の上位ｎ
ビット（ｍ≦ｎ）の出力と前記論理和回路の出力とを入
力とする丸め・桁合わせ器とを少なくとも有する浮動小
数点乗算器において、前記丸め・桁合わせ器の出力と、
前記下位ｍビットの出力のいずれかを命令により選択的
に出力するセレクタとを設けたものである。
に、本発明は、指数部加算器と２進乗算器と、前記２進
乗算器の下位ｍビットの出力を入力とする論理和回路
と、前記指数部加算器の出力と前記２進乗算器の上位ｎ
ビット（ｍ≦ｎ）の出力と前記論理和回路の出力とを入
力とする丸め・桁合わせ器とを少なくとも有する浮動小
数点乗算器において、前記丸め・桁合わせ器の出力と、
前記下位ｍビットの出力のいずれかを命令により選択的
に出力するセレクタとを設けたものである。
【０００８】また、上記目的を達成するために、本発明
は、通常の浮動小数点乗算命令のほかに、２進乗算器の
出力の一部をそのまま出力する命令を使うようにしたも
のである。
は、通常の浮動小数点乗算命令のほかに、２進乗算器の
出力の一部をそのまま出力する命令を使うようにしたも
のである。
【０００９】
【作用】本発明の浮動小数点乗算器は、内部の２進乗算
器の観測しにくい出力を選択的に出力する命令を備える
ので、従来の浮動小数点乗算器ではテストしにくい、２
進乗算器の下位に位置するゲートの故障を検出しやすく
する。これにより、浮動小数点乗算器の入力にテストパ
タンを印加し、その出力を観測するというテスト方法だ
けで、浮動小数点乗算器全体を容易にテストすることが
可能となる。
器の観測しにくい出力を選択的に出力する命令を備える
ので、従来の浮動小数点乗算器ではテストしにくい、２
進乗算器の下位に位置するゲートの故障を検出しやすく
する。これにより、浮動小数点乗算器の入力にテストパ
タンを印加し、その出力を観測するというテスト方法だ
けで、浮動小数点乗算器全体を容易にテストすることが
可能となる。
【００１０】
【実施例】次に、本発明について、図面を参照して説明
する。
する。
【００１１】図１は、本発明の一実施例の浮動小数点乗
算器のブロック図である。図１において、前処理段階で
切り出された浮動小数点の指数部１０１，１０２を、指
数部加算器１０５で加算する。また、浮動小数点の仮数
部１０３，１０４を、２進乗算器２１０に入力し、乗算
を行う。２進乗算器２１０の出力のうち下位ｍビット２
１１の総論理和信号２１３を論理和回路２１２で求め
る。丸め・桁合わせ器１１６は、総論理和信号２１３を
制御信号として、指数部加算器１０５の出力１１１と、
２進乗算器２１０の出力の上位ｎビット（ｍ≦ｎ）２１
４から浮動小数点乗算器の出力１１７を出力する。セレ
クタ２２０は、テスト選択信号２２１に従って、２進乗
算器２１０の出力のうちの下位ｍビット２１１と浮動小
数点乗算器の出力１１７のいずれか一方を選択し、出力
する。
算器のブロック図である。図１において、前処理段階で
切り出された浮動小数点の指数部１０１，１０２を、指
数部加算器１０５で加算する。また、浮動小数点の仮数
部１０３，１０４を、２進乗算器２１０に入力し、乗算
を行う。２進乗算器２１０の出力のうち下位ｍビット２
１１の総論理和信号２１３を論理和回路２１２で求め
る。丸め・桁合わせ器１１６は、総論理和信号２１３を
制御信号として、指数部加算器１０５の出力１１１と、
２進乗算器２１０の出力の上位ｎビット（ｍ≦ｎ）２１
４から浮動小数点乗算器の出力１１７を出力する。セレ
クタ２２０は、テスト選択信号２２１に従って、２進乗
算器２１０の出力のうちの下位ｍビット２１１と浮動小
数点乗算器の出力１１７のいずれか一方を選択し、出力
する。
【００１２】本実施例の浮動小数点乗算器は、本来の浮
動小数点乗算を行う命令の他に、２進乗算器２１０の出
力下位ビットを選択的に出力する命令を備えており、２
進乗算器２１０の出力のほとんどを外部から観測するこ
とができる。そのため、従来方式では困難であった、２
進乗算器２１０の内部のゲートの故障を容易にテストす
ることができる。
動小数点乗算を行う命令の他に、２進乗算器２１０の出
力下位ビットを選択的に出力する命令を備えており、２
進乗算器２１０の出力のほとんどを外部から観測するこ
とができる。そのため、従来方式では困難であった、２
進乗算器２１０の内部のゲートの故障を容易にテストす
ることができる。
【００１３】以上のように、浮動小数点乗算器に２進乗
算器２１０の出力下位ビットを選択的に出力する命令を
備えることで、テストが容易な浮動小数点乗算器を実現
できる。
算器２１０の出力下位ビットを選択的に出力する命令を
備えることで、テストが容易な浮動小数点乗算器を実現
できる。
【００１４】
【発明の効果】以上説明したように、本発明は、浮動小
数点乗算器に２進乗算器の出力下位ビットを選択的に出
力する命令を備えているので、テストが容易な浮動小数
点乗算器が得られるという効果を有する。
数点乗算器に２進乗算器の出力下位ビットを選択的に出
力する命令を備えているので、テストが容易な浮動小数
点乗算器が得られるという効果を有する。
【００１５】また、通常の浮動小数点乗算命令と２進乗
算器の出力下位ビットを選択的に出力する命令を組み合
わせたテスト方式を提供することにより、２進乗算器の
出力のほとんどが観測可能になるので、テストに要する
パタン数が削減できるという効果が得られる。
算器の出力下位ビットを選択的に出力する命令を組み合
わせたテスト方式を提供することにより、２進乗算器の
出力のほとんどが観測可能になるので、テストに要する
パタン数が削減できるという効果が得られる。
【図１】本発明の一実施例の浮動小数点乗算器のブロッ
ク図である。
ク図である。
【図２】従来の浮動小数点乗算器のブロック図である。
１０５ 指数部加算器 １１６ 丸め・桁合わせ器 ２１０ ２進乗算器 ２１２ 論理和回路 ２２０ セレクタ
Claims (2)
- 【請求項１】指数部加算器と２進乗算器と、前記２進乗
算器の下位ｍビットの出力を入力とする論理和回路と、
前記指数部加算器の出力と前記２進乗算器の上位ｎビッ
ト（ｍ≦ｎ）の出力と前記論理和回路の出力とを入力と
する丸め・桁合わせ器とを少なくとも有する浮動小数点
乗算器において、前記丸め・桁合わせ器の出力と、前記
下位ｍビットの出力のいずれかを命令により選択的に出
力するセレクタとからなることを特徴とする浮動小数点
乗算器。 - 【請求項２】通常の浮動小数点乗算命令のほかに、２進
乗算器の出力の一部をそのまま出力する命令を使うこと
を特徴とする浮動小数点乗算器のテスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237517A JPH0683591A (ja) | 1992-09-07 | 1992-09-07 | 浮動小数点乗算器とそのテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237517A JPH0683591A (ja) | 1992-09-07 | 1992-09-07 | 浮動小数点乗算器とそのテスト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683591A true JPH0683591A (ja) | 1994-03-25 |
Family
ID=17016502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4237517A Pending JPH0683591A (ja) | 1992-09-07 | 1992-09-07 | 浮動小数点乗算器とそのテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683591A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7941474B2 (en) | 2006-12-25 | 2011-05-10 | Fujitsu Limited | Arithmetic circuit, arithmetic method, and information processing device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5483341A (en) * | 1977-12-15 | 1979-07-03 | Nec Corp | Digital integrated circuit |
| JPH0225924A (ja) * | 1988-07-15 | 1990-01-29 | Fujitsu Ltd | 浮動小数点演算処理装置 |
| JPH04102122A (ja) * | 1990-08-22 | 1992-04-03 | Fujitsu Ltd | 浮動小数点乗算器 |
-
1992
- 1992-09-07 JP JP4237517A patent/JPH0683591A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5483341A (en) * | 1977-12-15 | 1979-07-03 | Nec Corp | Digital integrated circuit |
| JPH0225924A (ja) * | 1988-07-15 | 1990-01-29 | Fujitsu Ltd | 浮動小数点演算処理装置 |
| JPH04102122A (ja) * | 1990-08-22 | 1992-04-03 | Fujitsu Ltd | 浮動小数点乗算器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7941474B2 (en) | 2006-12-25 | 2011-05-10 | Fujitsu Limited | Arithmetic circuit, arithmetic method, and information processing device |
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