JPH03269620A - 浮動小数点数加算方法およびその回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 加算すべき２つの数の各指数および各仮数を入力とし、
指板の小さい方に対応する仮数について桁合せシフトを
加えた後の両成敗を入力とする仮数部ＡＬＵと、仮数部
ＡＬＵからの仮数部出力よりプライオリティビットを検
出するプライオリティビット（ＰＢト検出部と、プライ
オリティビットの検出結果に応じた左桁シフト量を仮数
部出力に与える正規化シフタと、大きい方の指数を左桁
シフト量に応じて補正する指数部ＡＬＵと、左桁シフト
後の仮数部出力のＬＳＢ未満のビットを丸める丸め処理
部とを含む浮動小数点数加算回路の加算方法に関し、 浮動小数点の数の加算演算を高速に行うことを目的とし
、 左桁シフト量が−１，０および１のいずれかである第１
条件または該第１条件以外の第２条件のいずれに該当す
るかを判別し、第１条件に該当するときは、当該桁シフ
トと共に丸め処理部のみを動作させ、第２条件に該当す
るときは、正規化シフタのみを動作させるように構威し
、 また、特定の第１ビットパターンまたは第２ビットパタ
ーンを検出し、指数部ＡＬＵに対し当該桁上りに相当す
る補正を行うように構成する。

〔産業上の利用分野〕

本発明は、加算すべき２つの数の各指数および各仮数を
入力とし、指数の小さい方に対応する仮数について桁合
せシフトを加えた後の両成敗を入力とする仮数部Ａ　Ｌ
　Ｕ（Ａｒｉｔｂｍｅｔｉｃ　Ｌｏｇｊｃ　Ｕｎｉｔ）
と、仮数部ＡＬＵからの仮数部出力よりプライオリティ
ビットを検出するプライオリティビット（ＰＢト検出部
と、プライオリティビットの検出結果に応じた左桁シフ
ト量を仮数部出力に与える正規化シフタと、大きい方の
指数を左桁シフト量に応じて補正する指数部ＡＬＵと、
左桁シフト後の仮数部出力のＬＳＢ未満のビットを丸め
る丸め処理部とを含む浮動小数点数加算方法および加算
回路に関する。

ディジタルシグナルプロセッサ等においては絶対値の非
常に大きな数と非常に小さな数を同時に扱う必要があり
、このために、固定小数点演算に代えて浮動小数点演算
が採用される。ただし、構成としては、指数部演算用の
加算部が別に設けられるだけで、仮数部演算用の加算部
は固定小数点演算の場合と同じものが共用される。

〔従来の技術〕

第１２図は従来の浮動小数点数加算回路の一例を示す図
である。加算すべき２つの数（ＡおよびＢとする）の各
指数（八街数およびＢ指数と称す）および各仮数（Ａ仮
数およびＢ仮数と称す）は、本図の上方から入力され、
本図の下方にフラグと共に加算結果として出力される。

なおフラグは、浮動小数点オーバーフローまたは浮動小
数点アンダーフローを表示する。

八街数とＢ指数の大小が、指数部ＡＬＵ（ＡＬＵＩ）　
　１で判定され、大きい指数（説明の都合上、仮にＢ指
数とする）がセレクタ（ＳＥＬ３）　、２にて選択され
ると同時に、このＢ指数に対応しないＡ仮数がセレクタ
（ＳＥＬＩ）３にて選択され、これと相補的に、大きい
方のＢ仮数がセレクタ（ＳＥＬ２）　　４により選択さ
れる。

セレクタ（ＳＥＬＬ）　３からのＡ仮数は、指数部ＡＬ
Ｕ（ＡＬ［１１）　　１にて算出されたシフト量だけシ
フトされる。これを行うのは桁合せシフタ５である。

上記の１桁台の参照番号（１〜５）を付した構成要素は
後述する本発明において余り関連しない。

桁合せシフトを行ったＡ仮数と、もう一方のＢ仮数は仮
数部ＡＬＵ　１１に入力され、その仮数部出力ＯＵＴは
、一方においてプライオリティビット検出部１２に入力
され、他方において正規化シフタ１３に印加される。

プライオリティビット検出部１２は、仮数部出力ＯＵＴ
のプライオリティビット、すなわち仮数部出力ＯＵＴの
最もＭＳＢ側に現れるビット“１”の位置を検出する。

いわゆる正規化のためである。

そこで、検出したそのビット“１″が、仮数“１゜ＸＸ
Ｘ・・・”　　（Ｘは“１”または“０”〉という形で
表されるようになるまで左桁シフトを行う。これが、正
規化シフタ１３において行われる正規化シフトである。

仮数部出力ＯＵＴに上記の左桁シフトを行ったので、こ
の左桁シフト量に応じてＢ指数の値を補正する必要があ
る。このために、プライオリティビット検出部１２の出
力を入力とする指数部ＡＬＵ　（ＡｌＯ２）１５がある
。

正規化シフタ１３によりシフトされた仮数部出力ＯＵＴ
のＬＳＢ未満の処理についてはいろいろある。切上げや
切捨てや四捨五入であり、このような丸めは、いわゆる
丸め処理部１４にて行われる。

指数部ＡＬＵ　（ＡｌＯ２）　１６は、指数部ＡＬＵ　
（ＡＬ［１２）　１５の出力と、丸め処理部１４の出力
とを入力として加算演算し、この加算演算結果と、丸め
処理部１４での丸め処理後の仮数部出力ＯＵＴとを合わ
せて、求める加算結果とする。

〔発明が解決しようとする課題〕

上記の動作のうち、丸め処理部１４について考察する。

仮に丸め処理前の正規化シフタ出力がａｌｌ“１′″で
あったとして、かつ、そのＬＳＢ未満のビットを丸めた
ところ、桁上げが生じたとする。

そうすると、この桁上げによって、仮数部を再び補正（
右１ビツトシフト）する必要が生ずる。この仮数部右１
ビットシフトによる指数部への補正指令は、丸め処理部
１４から図示のライン１９を経由して、指数部ＡＬ［１
，（ＡｌＯ２）’１６の左側入力に与えられる。

上記のように、仮数部ＡＬＵの仮数部出力ＯＵＴが出力
されてから、該出力ＯＵＴは、プライオリティビットの
検出（１２〉→正規化シフト（１３）→丸め処理（１４
）→指数部補正（１６）→丸め処理出力との合算、とい
うパスを経て加算結果になる場合がある。なお、かっこ
内の数字は対応する機能部分に付された参照番号である
。

結局、上述のパスがクリティカルパスとなり、このクリ
ティカルパスのもとての演算時間をもって、当該浮動小
数点数加算回路の性能が定まることになる。これは加算
演算の高速化を阻害するという問題を生じさせる。

この問題点に鑑み本発明は、より一層、加算演算の高速
化が可能な浮動小数点数加算方法およびその加算回路を
提供することを目的とするものである。

〔課題を解決するための手段〕

第１図は本発明に基づく第１の原理を表す工程図である
。本図において、 前記の左桁シフト量が−１，０および１のいずれかであ
る第１条件または該第１条件以外の第２条件のいずれに
該当するかを判別しくステップａ）、前記第１条件に該
当するときは、当該桁シフトと共に丸め処理部１４のみ
を動作させ（ステップｂ）、前記第２条件に該当すると
きは、正規化シフタ１３のみを動作させる（ステップＣ
）。

第２図は本発明に基づく第２の原理を表す工程図である
。本図において、仮数部出力ＯＵＴが特定の第１ビット
パターンまたは第２ビットパターンであることを検出し
くステップｄ）、処理部１４を経由せず、指数部ＡＬＵ
に対し当該桁上りに相当する補正を行う（ステップｅ）
。

〔作　用〕

上記の第１図についてみると、浮動小数点数の加算にお
いて、正規化シフタ１３にて、２ビツト以上の左桁シフ
トを必要とする場合（既述の第２条件）には、丸め処理
部１４による丸め処理は不要である。したがって、左桁
シフト量が−１，０および１のいずれかである場合（既
述の第１条件）にのみ丸め処理と、当該桁シフトを行え
ば良く、これ以外のときく第２条件〉は、正規化シフト
のみを行えば良い。これが本発明の第１の原理の着眼点
である。

さらに詳しく述べると、仮数部ＡＬＵ　１１からの仮数
部出力ＯＵＴが２ビツト以上の正規化シフトを必要とす
る場合（左桁シフト量が、１でも−１でも０でもない場
合）、というのは、加算すべき２つの数ＡおよびＢの桁
合せ後のプライオリティビット（ＰＢ）ＦＢの位置が共
に等しいか、あるいは１ビツトずれた場合のみである。

この場合、仮数部出力ＯＵＴのプライオリティビットＦ
Ｂから仮数部ビット数分〈通常２４ビツト）下位にある
ＬＳＢ未満の位のビットは全て０である。したがって丸
め処理を必要としない。

第３図は本発明のもとての第２条件を説明する図であり
、Ａ仮数およびＢ仮数の第１モード（Ｉ）および第２モ
ード（ｎ）を示す。第１および第２モード（Ｉ、ＩＩ）
での各仮数部出力ＯＵＴは、“０．０ＸＸＸ・・・”の
形を採っており、この０の部分を超えて既述の仮数“１
．　ＸＸＸ”という形に至らしめるには２ビツト以上の
正規化シフトが必要である。

このような各モード（１）、　　（ｎ）での仮数部出力
ＯＵＴのＬＳＢより下位は“０００・・・”となってお
り、前述の如く丸め処理は不要となる。なお、第２モー
ド（ＩＩ）では、Ｂ仮数の”ｘｘｘ・・・”の部分の値
が、Ａ仮数の“ｘｘｘ・・・”の部分の値よりも少々以
上大きいことを要する。

かくして、２ビツト以上の正規化シフトが必要な場合（
既述の第２条件）には、正規化シフトのみ行い、それ以
外（既述の第１条件）のときは当該桁シフトと共に、丸
め処理のみを行えば良いことになる。

次に第２図についてみると、丸め処理による仮数部での
桁上げは、正規化シフタ１３の正規化主桁シフト量が−
１か０か１の場合に起こり得ることになる。この場合、
該左桁シフト量が−１のときは、仮数部の最大値が２進
で、 １１、１１・・・１０００・・・ となる。なお左端のビット（“１″）はプライオリティ
ビットＰＢであり、最右端側のビット（“１″）はＬＳ
Ｂである。このような場合には当然、丸め処理による桁
上げは起こり得ない。したがって、丸め処理による桁上
げが起こるのは、仮数部出力ＯＵＴが特定の２つのビッ
トパターン（後述のビットパターン１およびビットパタ
ーン２）をとるときのみである。

第４図は丸め処理による桁上りが起こる２つのビットパ
ターンを示す図であり、上述のビットパターン１とビッ
トパターン２を示す。

したがって、ビットパターン１または２の検出が行なわ
れたときは丸め処理部１４による結果を待たずして、指
数部の補正ができる。これは、プライオリティビット検
出部１２でのＰＢ検出と同時に検出できる。

かくして、上記の第１の原理および／または第２の原理
によれば、既述のクリティカルパスを大幅に短縮できる
。

〔実施例〕

第５図は本発明に基づく浮動小数点数加算回路の一実施
例を示す図である。第１２図に示す従来の浮動小数点数
加算回路と異なるのは、判別手段２１、第１セレクタ（
ＳＥＬ４）２２および第２セレクタ（ＳＥＬ５）２３が
導入されたことと、従来の指数部における指数部（Ａｌ
Ｏ２）　１６が不要になったことである。

判別手段２１は、プライオリティビット検出部１２内に
内蔵され、左桁シフト量が−１，０および１のいずれで
あるかを判別する。また前記のビットパターン１または
２を検出したときは指数部ＡＬＵ（ＡｌＯ２）　１５に
対し補正を加える。判別手段２１は、例えばデコーダで
形成できる。

第１セレクタ（ＳＥＬ４）　２２は、判別手段２１によ
り制御され、左桁シフト量が−１，０および１のいずれ
かである既述の第１条件のとき当該左桁シフトを加えた
仮数部出力ＯＵＴを選択して丸め処理部１４に与える。

第２セレクタ（ＳＢＬ５）　２３は、判別手段２１によ
り制御され、上記第１条件以外の第２条件のときは、正
規化シフタ１３の出力を、該第１条件のときは丸め処理
部１４の出力をそれぞれ選択する。そして該第２セレク
タ２３および指数部ＡＬＵ　１５の出力を合わせて求め
る加算結果とする。

本図によれば、正規化シフタ１３と丸め処理部１４とが
、従来のような直列構成ではなく、並列構成になってい
て、パスを短縮していることが分かる。

第５図における要部のビット推移を３つの例をも乙に、
第１２図の従来例の場合と対比させながら説明する。な
お、ビット推移は、第１２図におけるＳ・Ｌ・Ｌ′・・
・で示す部分のビット列と、第５図におけるｓ、ａ、ａ
’・・・等で示す部分のビット列をもって表す。また指
数部は４ビツトで、仮数部は８ビツトである場合をもっ
て示す。指数部はオフセットを持たせた表示とし、下記
のとおりである。なお、符号（＋・−〉は考慮していな
い。

１１１１＝２の８乗 ０１１１＝２の０乗 ００００＝２の一７乗 第６図は本発明における第１例のもとでのビットパター
ンを示す図、第７図は本発明における第１例でのビット
推移を従来例と比較して示す図であり、この第１例は、
丸め処理を必要としない場合である。

第８図は本発明における第２例のもとでのビットパター
ンを示す図、第９図は本発明における第２例でのビット
推移を従来例と比較して示す図であり、この第２例は、
丸め処理（四捨五入〉が必要な場合である。

第１０図は本発明における第３例のもとでのビットパタ
ーンを示す図、第１１図は本発明における第３例でのビ
ット推移を従来例と比較して示す図であり、この第３例
は、丸め処理による桁上げが生じる場合である。第１１
図の（従来例）における最下段のＲは、丸め処理で １、００００００ になる。

〔発明の効果〕

以上説明したように本発明によれば、浮動小数点数の加
算演算における、正規化シフトおよび丸め処理が、指数
部と仮数部とを切り離して独立に行うことができ、また
仮数部においては、２ビツト以上の正規化シフトと、丸
め処理のどちらか一方を行えば良いことになり、浮動小
数点数の加算を高速化するのに効果は大である。

【図面の簡単な説明】

第１図は本発明に基づく第１の原理を表す工程図、 第２図は本発明に基づく第２の原理を表す工程図、 第３図は本発明のもとでの第賃条件を説明する図、 第４図は丸め処理による桁上がりが起こる２つのビット
パターンを示す図、 第５図は本発明に基づく浮動小数点数加算回路の一実施
例を示す図、 第６図は本発明における第１例のもとでのビットパター
ンを示す図、 第７図は本発明における第１例でのビット推移を従来例
と比較して示す図、 第８図は本発明における第２例のもとでのビットパター
ンを示す図、 第９図は本発明における第２例でのビット推移を従来例
と比較して示す図、 第１０図は本発明における第３例のもとてのビットパタ
ーンを示す図、 第１１図は本発明における第３例でのビット推移を従来
例と比較して示す図、 示す図である。 図において、 １１・・・仮数部ＡＬＵ。 １２・・・プライオリティビット検出部、１３・・・正
規化シフタ、　　１４・・・丸め処理部、１５・・・指
数部ＡＬＵ、　　　２１・・・判別手段、２２・・・第
１セレクタ、２３・・・第２セレクタ、ＯＵＴ・・・仮
数部出力、 ＰＢ・・・プライオリティビット。

Claims (1)

1. 【特許請求の範囲】 １、加算すべき２つの数の各指数および各仮数を入力と
   し、該指数の小さい方に対応する該仮数について桁合せ
   シフトを加えた後の両該仮数を入力とする仮数部ＡＬＵ
   （ＡｒｉｔｈｍｅｔｉｃＬｏｇｉｃＵｎｉｔ）（１１）
   と、該仮数部ＡＬＵ（１１）からの仮数部出力（ＯＵＴ
   ）よりプライオリティビット（ＰＢ）を検出するプライ
   オリティビット検出部（１２）と、該プライオリティビ
   ット（ＰＢ）の検出結果に応じた左桁シフト量を前記仮
   数部出力（ＯＵＴ）に与える正規化シフタ（１３）と、
   大きい方の前記指数を該左桁シフト量に応じて補正する
   指数部ＡＬＵ（１５）と、前記左桁シフト後の前記仮数
   部出力（ＯＵＴ）のＬＳＢ未満のビットを丸める丸め処
   理部（１４）とを含む浮動小数点数加算回路において、 前記左桁シフト量が−１、０および１のいずれかである
   第１条件または該第１条件以外の第２条件のいずれに該
   当するかを判別し、 前記第１条件に該当するときは、当該桁シフトと共に前
   記丸め処理部（１４）のみを動作させ、前記第２条件に
   該当するときは、前記正規化シフタ（１３）のみを動作
   させることを特徴とする浮動小数点数加算方法。 ２、加算すべき２つの数の各指数および各仮数を入力と
   し、該指数の小さい方に対応する該仮数について桁合せ
   シフトを加えた後の両該仮数を入力とする仮数部ＡＬＵ
   （ＡｒｉｔｈｍｅｔｉｃＬｏｇｉｃＵｎｉｔ）（１１）
   と、該仮数部ＡＬＵ（１１）からの仮数部出力（ＯＵＴ
   ）よりプライオリティビット（ＰＢ）を検出するプライ
   オリティビット検出部（１２）と、該プライオリティビ
   ット（ＰＢ）の検出結果に応じた左桁シフト量を前記仮
   数部出力（ＯＵＴ）に与える正規化シフタ（１３）と、
   大きい方の前記指数を該左桁シフト量に応じて補正する
   指数部ＡＬＵ（１５）と、前記左桁シフト後の前記仮数
   部出力（ＯＵＴ）のＬＳＢ未満のビットを丸める丸め処
   理部（１４）とを含む浮動小数点数加算回路において、 前記仮数部出力（ＯＵＴ）が、特定の第１ビットパター
   ンまたは第２ビットパターンのいずれかであることを判
   別し、そのときに起こる桁上りに相当する補正を前記指
   数部ＡＬＵ（１５）に対して行うことを特徴とする浮動
   小数点数加算方法。 ３、前記の判別を、前記プライオリティビット（ＰＢ）
   の検出と同時に行う請求項２記載の浮動小数点数加算方
   法。 ４、加算すべき２つの数の各指数および各仮数を入力と
   し、該指数の小さい方に対応する該仮数について桁合せ
   シフトを加えた後の両該仮数を入力とする仮数部ＡＬＵ
   （ＡｒｉｔｈｍｅｔｉｃＬｏｇｉｃＵｎｉｔ）（１１）
   と、該仮数部ＡＬＵ（１１）からの仮数部出力（ＯＵＴ
   ）よりプライオリティビット（ＰＢ）を検出するプライ
   オリティビット検出部（１２）と、該プライオリティビ
   ット（ＰＢ）の検出結果に応じた左桁シフト量を前記仮
   数部出力（ＯＵＴ）に与える正規化シフタ（１３）と、
   大きい方の前記指数を該左桁シフト量に応じて補正する
   指数部ＡＬＵ（１５）と、前記左桁シフト後の前記仮数
   部出力（ＯＵＴ）のＬＳＢ未満のビットを丸める丸め処
   理部（１４）とを含む浮動小数点数加算回路において、 前記プライオリティビット検出部（１２）内に内蔵され
   、前記左桁シフト量が−１、０および１のいずれである
   かを判別するとともに、前記仮数部出力（ＯＵＴ）が特
   定の第１ビットパターンまたは第２ビットパターンのい
   ずれかであることを検出する判別手段（２１）と、 前記判別手段（２１）により制御され、前記左桁シフト
   量が−１、０および１のいずれかである第１条件のとき
   当該左桁シフトを加えた前記仮数部出力（ＯＵＴ）を選
   択して前記丸め処理部（１４）に与える第１セレクタ（
   ２２）と、 前記判別手段（２１）により制御され、前記第１条件以
   外の第２条件のときは、前記正規化シフタ（１３）の出
   力を、該第１条件のときは前記丸め処理部（１４）の出
   力をそれぞれ選択する第２セレクタ（２３）とを設け、
   該第２セレクタ（２３）および前記指数部ＡＬＵ（１５
   ）の出力を合わせて求める加算結果とすることを特徴と
   する浮動小数点加算回路。