JP3225824B2

JP3225824B2 - Ｎパラレル連続カウント判別回路

Info

Publication number: JP3225824B2
Application number: JP01762496A
Authority: JP
Inventors: 義仁佐々木; 弘樹樋口; 正人堀; 隆浩大場; 俊明上月; 恵理子城下; 智治渡▲邊▼
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-02-02
Filing date: 1996-02-02
Publication date: 2001-11-05
Anticipated expiration: 2016-02-02
Also published as: JPH09214472A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル伝送装置
に係り、特に前段回路にてデータ列を１クロック毎に誤
りデータか正常データかを判定した後のＮビット並列の
入力データの中の連続した正常データの個数が規定数に
達したか否かを判別するＮパラレル連続カウント判別回
路に関する。近年、ディジタル伝送装置の高速化に伴
い、伝送データの中の誤りの無い連続した正常データの
個数が規定数に達したか否かを判別する回路を含むＬＳ
Ｉにおいても、其の正常データの連続性の判別の高速化
が要求されている。このため、其のＬＳＩの内部素子の
高速化は勿論のこと、連続性の判別回路の設計も、其の
判別動作の高速化を考慮して設計する必要がある。

【０００２】

【従来の技術】図１０の(1) に従来のＮパラレル連続カ
ウント判別回路の構成を示し同図の (2)に其の動作例の
タイムチャートを示す。図１０の(1) の従来例の構成
は、図示しない前段回路で、ビット単位で誤りデータか
正常データかを判定した後のＮ＝８ビット並列の入力デ
ータ (データ7 〜データ0)を、其のＭＳＢ（データ7)を
優先してＬＳＢ（データ0)の方向へ順位を付し出力する
優先エンコーダ1 と、ＬＳＢ（データ0)を優先してＭＳ
Ｂ（データ7)の方向へ順位を付して出力する優先エンコ
ーダ2 とに入力し、同図の (2)の動作例に示す如く、連
続性の判別基準として予め定めた正常データの連続個数
R =30 の場合に、例えば入力の８ビット並列のデータの
ＬＳＢ（データ0)から数えて７番目のデータ7(ＭＳＢ)
が誤り（動作タイムチャートでは黒塗りで示す）で、以
後は正常データが連続する（図２ではケース2 である）
場合は、エンコーダ1 とエンコーダ2 は、誤りデータ迄
の正常データの連続数の0,7;8,8;8,8;8,8 を、それぞれ
２進化信号D1,D2 として出力する。即ち、入力の８並列
データの第１列のＭＳＢ（データ7)が黒塗りの誤りであ
る場合は、ＬＳＢ（データ0)から始めた正常データの数
を数えた優先エンコーダ2 の出力7 の２進化信号D2をセ
レクタSEL で選択し、ラッチであるフリップフロップFF
を通し、アダーADD にて、優先エンコーダ1 の不定出力
の２進化信号D1と加算され、ADD 出力＝X を得るが、こ
のADD 出力=Xは、セレクタSEL では、誤り有りの場合の
選択信号"1" により選択されず、優先エンコーダ2 の出
力7 のD2が選択されて、FF出力=7となる。次のクロック
の第２列の８並列データは全て誤りが無くD1=D2=８であ
るので、誤り無しの場合の選択信号"0" により、１クロ
ック前のアダーADD 出力(D1+D2)=7+8=15がセレクタSEL
で選択され、FF出力=15 となる。次のクロックの第３列
の８並列データにも誤りが無くD1=D2=８であるので、ア
ダーADD にて優先エンコーダ1 の次の出力D1である２進
化信号D1'=8 とFF出力=15 とが加算され、ADD 出力(D1+
D2+D1')=23を得、セレクタSEL で選択され、FF出力=23
を得る。最後の第４列でもD1=8, D2=8なので、ADD 出力
は 23+8=31となり、セレクタSEL で選択され、FF出力=3
1 となる。此の時のADD 出力=31 をコンパレータに入力
し、該コンパレータで予め与えられた基準値30と比較
し、該基準値30より大きいので、図１０の８並列データ
の第１列のＭＳＢ（データ7)が誤りで、其れ以降は正常
データが続く動作例の場合は、正常ビットの連続数が第
４列で基準値30に達したと判断し、連続判別信号として
符号"H" を外部へ出力していた。ところが、この図１０
の従来の回路では、クロック毎の正常データを順に加算
するアダーADD を使用しているので、其の加算処理に大
きな遅延時間を要し、例えば入力の一定数の伝送データ
のフレーム同期を取る装置などにて、正常データの連続
数が規定数だけあるか否かの判別が高速に行われないと
いう問題があった。

【０００３】

【発明が解決しようとする課題】本発明の課題は、クロ
ック単位の誤りの有／無を判定した後のＮビット並列の
入力データの中の連続した良データの連続数をカウンタ
で計数し規定数に達したか否かを判別する際に、従来の
処理時間が大きくなるアダーADD を使用する方法を止め
て、簡単で且つ入力から出力までの処理時間が小さく抑
制されるＮパラレル連続カウント判別回路を実現する事
にある。

【０００４】

【課題を解決するための手段】この課題を解決するため
の本発明のＮパラレル連続カウント判別回路の基本構成
を、図１の原理的な構成図に示す。本発明では、アダー
ADD を使用しないで高速のＮパラレル連続カウント判別
回路を実現する為に、以下の考え方で回路を構成する。
図２（並列数Ｎ＝８の入力データの中の連続した正常デ
ータ〇をカウンタがカウントした連続個数を比較する時
の基準の連続個数を 30 とした場合の、連続した正常デ
ータ〇が始まる誤りＸの位置の変化により分類される９
種類のケース1 〜9 を表示したもの）を参照し、 1. 誤りの有／無を１クロック毎に判定した後のＮビッ
ト並列のデータを入力し其の第１列のＮビットの中の連
続した正常データ〇が始まる位置（誤りデータＸ）迄の
ＬＳＢから始まりＭＳＢ方向の正常データ〇の連続個数
(1) を優先エンコーダで検出し、ラッチである保持
部4 に保持する。この時、カウント制御部2 であるカウ
ンタのデコーダＤＥＣは、その出力(2) としてカウン
ト初期値Dを定めるロードL 端子への制御信号を出力
し、カウンタ３は其の初期値D に初期化される。また、
ＤＥＣは、出力(1)として最終列の連続した正常デー
タのカウント期待値B を出力し、判別部5 のコンパレー
タの比較の基準値とする。

【０００５】2. カウンタ３のＣＴＲは、第２列目以
降のＮビットの全てに誤りが無い良データのみから成る
列の数ｎをカウントする。 3. 第１列目のＮ並列データのＬＳＢから誤りＸまでの
連続した正常データ〇の個数(1)と、Ｎ並列データの全
てが誤りの無い良データのみの列の数ｎのカウントを終
えた時点で、最終列のＭＳＢから始まる連続した良デー
タ〇の個数(A)を優先エンコーダで検出し、其の良デ
ータ〇の全連続個数が予め定めた規定値Rに達したか否
かをコンパレータで判別する。

【０００６】要するに、正誤が判定された後の並列にＮ
ビットの入力データの中の連続した正常データの規定個
数R の連続性を判別するには、先ず、其の第１列目のＬ
ＳＢから始まり誤データＸ迄の正常データ〇の連続個数
(1)を知る事により、図２の９種類のケースの何れのケ
ースに相当するかを知り、其の相当するケースの第１列
の良データ〇の連続個数(1) と予め定めた規定の良デー
タ〇の全連続個数R とにより、最終列のＭＳＢから始ま
りカウントされる連続した良データ〇の最終位置が計算
されるので、途中の中間列は、Ｎデータの全ての判定に
誤りが無い（Ｎパラレルデータの論理和ORが０) 良デー
タのみの列が幾つ有るかという列数ｎのカウント情報に
より、連続した良データ〇全部の規定数Rの連続性が検
出されたか否かを判別する事が出来る。

【０００７】図１の本発明の原理的な構成図にて、１は
連続個数検出部であり、１クロック毎に正／誤を判定し
た後の Nビットパラレルの入力データの最初の列の連続
した正常データの連続個数(1) と最終列の正常データの
連続個数(A) とを別々に検出するもの。

【０００８】２は制御部であり、上記の図２の Nパラレ
ルの入力データの最初の列の連続した正常データの始ま
る誤りデータＸの位置により分類される９種類のケース
の何れのケースに相当するかを知ることにより初期化さ
れ、入力のクロック毎の各列の Nパラレルのデータの中
の誤り有／無しを表す信号(2) の"1/0" により前記入力
データの最初の列の正常データの連続個数(1) を一時保
持するラッチの出力(1) により、カウンタ３（ＣＴ
Ｒ）のカウント初期値を或るデータ値Ｄに定めるロード
端子Ｌへの制御信号(2) と、最終列の正常データのカウ
ント期待値(1) とを生成するデコーダＤＥＣである。

【０００９】３はカウンタＣＴＲであり、N パラレル
の入力データの全ての判定が“良”即ち、誤りが無い良
データのみの列の数ｎをカウントするもの。４は保持部
であり、連続個数検出部1 で検出された最初の列の誤り
データ迄の連続した正常データの個数(1) を、各クロッ
ク毎の列における誤り有／無しの２値符号"1/0" のラッ
チ信号(2) により、保持/ 解除する所謂ラッチであ
る。

【００１０】５は判定部であり、制御部2 のデコーダＤ
ＥＣがデータ保持部4 に保持した最初の列の正常デー
タの連続個数(1) により生成した最終列の正常データの
カウント期待値(1) の出力B と、カウンタ3 がカウント
した良データのみから成る列の数n と、カウンタ3 に設
定した基準となる連続した良データの最大カウント数R
から計算された最終列の正常データの連続個数の情報A
とにより、入力の Nパラレルのデータから、正常データ
の規定の連続個数R が実際に検出されたか否かを判別す
るものである。

【００１１】

【発明の実施の形態】図２は、並列数Ｎ＝８の入力デー
タの中の連続した正常データ〇をカウンタがカウントし
た連続個数を比較し判別する時に基準となる連続個数を
30 とした場合の、連続した正常データ〇が始まる誤り
データＸの位置により分類される９種類のケース1 〜9
を表示したもの。図３は、本発明の実施例の動作を説明
するための入力の種類を表す前記図２の９種類の各ケー
スと、制御部２であるＤＥＣの出力(1) の各ケースの最
終列の連続した正常データ〇のカウント期待値B と, Ｄ
ＥＣの出力(2) であるカウンタCTR の初期値D 又はセレ
クタSEL の選択信号"1/0" と、カウンタCTR の出力であ
る誤りの無い良データのみから成る列の数ｎとを表す図
である。

【００１２】図４は本発明の請求項１に対応する実施例
1 のＮパラレル連続カウント判別回路の (1)構成図と
(2)動作例としてケース２の途中からケース８に移行し
た場合のタイムチャートとを示す。図４の(1) 構成図の
中、はプライオリティエンコーダ1 であり、入力の正
／誤の判定後のＮビットパラレルの情報の中の連続した
正常データの始まる位置、即ち誤データＸ（図４の(2)
では黒塗り）の位置までの MSBから LSBの方向に数えた
正常データ〇の連続個数のデータD1を検出し、２進化信
号A(バイナリ）として出力するもの。は、と同様の
プライオリティエンコーダ2 であり、Ｎパラレル情報の
中の誤データＸの位置までの LSBから MSBの方向に数え
た正常データ〇の連続個数のデータD2を検出し、２進化
信号(1) として出力するものであり、また、入力のＮパ
ラレル情報の中に少くとも１個の誤りデータＸが有った
場合は、保持すべきデータである事を示すラッチ信号
(2) として２値符号"1/0" の"1" を生成し、データの保
持部4 であるラッチへ出力する。は保持部4 のラッ
チであり、プライオリティエンコーダ2 の検出データ
D2の２進化信号(1) を、ラッチ信号(2) である２値符
号"1/0" の"1" により一時保持し、"0" により解除す
る。は制御部2 であるデコーダＤＥＣであり、ラッチ
からの出力(1)により、カウンタ3 であるの４ビッ
トカウンタCTR がカウントする初期値D を定めるのに必
要な情報(2) と、判別部5 であるのコンパレータで比
較に必要な最終列の正常データのカウント期待値B の情
報を、図３に示すＤＥＣ出力(1) として、図示しない
が、適当な論理ゲートで生成し出力する。図２の９種類
のケースの中のケース２（各列が８パラレルの入力デー
タの第１列の連続した正常データ〇が始まる誤りＸの位
置が、ＭＳＢであってＬＳＢから計数して７個目の位置
の場合) の途中の第４列で、ケース８（正常データ〇が
始まる誤りＸの位置がＬＳＢから計数して１個目の位置
の場合）に移行した場合を動作例に取ると、最初のケー
ス２の間は、４ビットカウンタCTR に対しては初期値
D の情報(2) として、15（４ビットカウンタ出力の10進
数 0〜15の最大値15）−２（８個並列の全データが良デ
ータである列の数２）＝13に相当する２進化信号のカウ
ント値Ａとして "1111− 0010 ＝ 1101"を出力し、コ
ンパレータに対する情報Ｂの信号(1) としては、最終列
の良データのカウント期待値の10進数７に相当する２進
化信号のカウント値"0111"を出力する。４ビットカウ
ンタCTRは、プライオリティエンコーダ2 の出力D2の
第１列のＮパラレルの情報に誤りＸが有った場合に、其
のカウント初期値D を定めるロードL が、エンコーダ2
の出力のラッチ信号(2) の誤り有／無"1/0" の"1" で動
作し、デコーダＤＥＣの出力(2)のデータD の値13に
初期化され、CTR値がクロックで値13,14,15とカウント
アップし、ラッチ信号(2) が"1" から"0" "0" となる。
そして第３クロックのCTR値14の時、CTR の出力の全
て良データ数8 の列が２列で16個続き値23となり其の時
に桁上げのC0出力が"H" となりCTR 値が15になるが、
この時のコンパレータの入力は、ＤＥＣの出力(1)
である最終列の良データのカウント期待値B が７で，エ
ンコーダ1 の出力の良データの連続数A が 8x2=16 で合
計値0+16+7=23となるが、基準値R=30以下であるので、
コンパレータ出力は"L" となる。従って判定部5 の
AND の出力の連続判別信号は"L" となる。次の第４列
の途中でケース８に移行すると、其の第１列目で、正常
データ〇が始まる誤りＸ（黒塗り）の位置が、ＬＳＢか
ら計数して１番目の位置であり、ＭＳＢからカウントし
て正常データ〇が無いので、エンコーダ1 の出力D1=
0, エンコーダ2 の出力( 1) D2=1 となり、ラッチ信
号(2) は "0"から"1" に変化するが、ラッチ出力は値
７のままである。しかし、第２列目から少くとも第５列
までは、各列とも誤りＸが無いので、エンコーダ1 の
出力D1=8, エンコーダ2 の出力(1)D2=8 が４列続き、
ラッチ信号(2) は "1"から"0" に変化し"0" が４ケ続
く。そしてラッチ出力も、値７から値１となり値１が
４ケ続く。デコーダＤＥＣの出力(1)の最終列のカウ
ント期待値B は、図３に示す如く、値７から値５に変
り、値５が４ケ続く。ＤＥＣ出力(2) のカウント初期値
D の値13は値12となり、値12が４個続き、CTR 値の初期
値が12となり、CTR 値が１クロック毎に12,13,14,15と
カウントアップされる。第４クロックの第４列の CTR値
14の時、CTR の出力の全て良データの個数8 の列が３
列で24個続き良データの連続値が 1+24=25となるので、
第５クロックの第５列で出力される桁上げ出力の C0 出
力は"H" となりCTR値が15となる。このCTR 値14の
時、コンパレータの入力は、ＤＥＣ出力の信号(1)
である最終列のカウント期待値B が第２クロック以来５
であり、エンコーダ1 の出力の良データの連続数A が
8x3=24 であるので、良データの合計値 1+24+5=30とな
り、基準値R=30に達するので、コンパレータ出力は"
H" となる。従って、第５列で出力される判定部5 のA
ND の出力の連続判別信号は"H" となり、ケース2 の
後のケース8 の場合は、正常データが第５列で基準の連
続数30に達したと判別される。

【００１３】図５は本発明の請求項２に対応する実施例
２の構成を示し、前述の図４の請求項１の実施例１の
デコーダ部DEC の出力(2) を得る為に必要なカウンタの
最大値15(1111)から、誤りの無い列の数n の例えば値２
(0010)を引算する減算（−）を含む複雑な論理演算を無
くす事を目的として、図４のデコーダ部DEC とカウ
ンタCTR とを、図５の (1)構成図に示すデコーダＤＥＣ
とカウント部の如く、変えたものであり、図５の
(2) は動作例としてケース３（連続した正常データ〇〇
─の始まる誤りデータＸの位置がＬＳＢから計数して６
番目の場合）のタイムチャートを示す。図５の(1) の
デコーダＤＥＣが、コンパレータに対して出力する信
号(1) は図４と同様であり、カウント部に対して出力
する信号(2)は、図３の実施例の動作の説明のためのＤ
ＥＣ出力(2) の欄の実施例2 に示す如く、図２の９種類
（実質８種類）のケースの場合のケース2 の時だけ、カ
ウント部を構成する最終段のセレクタSEL に対し符号
“0"を出力し、他のケースでは符号"1" を出力する２値
符号"1/0" である。カウント部は、エンコーダ2の
出力(2)の誤り有／無の符号"1/0" を其の初段のカウン
タの初期値を定めるロード端子L に入力し、其の誤り有
／無の符号"1/0" の反転符号"0/1" を動作可能／不可能
のイネーブル端子E に入力する事により、常に初期値D
がオール零0,0─から始まるイネーブルE 付きの初段カ
ウンタCTR と、中間段の全て誤り無しの列の数ｎが２の
CTR値１のデコーダDEC1と, 全て誤り無しの列の数ｎが
３の CTR値２のデコーダDEC2と、該デコーダDEC1の出力
とデコーダDEC2の出力とを 0入力端と 1入力端とに入力
し其の一方を出力として選択する最終段の 0-1セレク
タSEL とから成り、其の初段のイネーブルE 付きのカウ
ンタCTR は、プライオリティエンコーダ2 の出力(1)
のD2に誤りＸが有った場合の出力(2) の符号"1" の時
に、カウンタの初期値を定めるロードL を動作させ、初
期値がデータD の値0に初期化される。エンコーダ2
の出力(1) のD2に誤りＸが無い場合の出力(2)の符号"0"
の時に、カウントアップする。そして中間段のデコー
ダDEC1, DEC2は、誤りＸが無い良データ〇のみの列の数
のカウント数n の最大値（図２の入力の９種類のケース
で、ケース２の場合はｎ＝"2" であり、その他のケース
の場合はｎ＝"3である。従って、デコーダDEC1はカウン
タCTR 値"2" を表す値１をデコードし、DEC2はカウンタ
CTR 値"3" を表す値２をデコードする。カウント部の
最終段のセレクタSEL の出力が"H" となった時に、最
終列の前である第３列目までの２つの列に誤りが無いと
前段のコンパレータ出力の"H" で判断し、最終列の第
４列の良データの連続数が８個と判断する。従って、ケ
ース３の動作例の場合は、第４列の最終で連続した良デ
ータ〇の数が 6+8x2+8=30 となり、判別部のAND出力の
連続判別信号は"H" となる。

【００１４】図６は本発明の請求項３に対応する実施例
3の構成を示し、図５のカウント部の構成を更に簡略
化する事を目的としたものである。図６の(1) 構成図
は、図５のカウント部のカウントCTR とデコーダDEC
1,DEC2 とを、一つのシフトレジスタＲＥＧに置換した
ものである。図６の(2)は其の動作例のケース７の場合
のタイムチャートである。図５では、第２列以降の各列
の誤りが無い良データのみの時間のカウントは、初段の
イネーブルE 付きバイナリカウンタCTRで行っていた動
作を、図６では、シフトレジスタＲＥＧにより行わせた
ものである。その動作は、プライオリティエンコーダ
2 の出力(2)の誤り有りの符号"1" の時に、其の反転符
号"0" により、シフトレジスタＲＥＧの内容がクリアさ
れ、誤り無しの符号"0" の時に、其の反転符号"1" によ
り該シフトレジスタＲＥＧがシフト動作をし、誤り無し
の列の数ｎ＝２の CTR値1 のＡ出力を第４クロックで出
力し、誤り無しの列の数ｎ＝３の CTR値2 のＢ出力を第
５クロックで出力する。そしてセレクタＳＥＬにて、DE
C 出力(2) の符号"1" により、誤り無しの列の数ｎ＝３
のＢ出力"H" が選択され、判別部の ANDで、前段のコ
ンパレータの出力"H"と ANDが取られ、AND 出力の連
続判定信号は、第５列の４個目で正常データ〇の連続
個数が 2+8x3+4=30 となり、規定値R=30に達して符号"
H" を出力する。

【００１５】図７は本発明の請求項４に対応する実施例
4の構成を示し、図４の実施例1 のデコーダDEC の構
成を簡略化する事を目的として、図４のデコーダDEC
の構成をＲＯＭに置換したものである。ＲＯＭは、
図４のデコーダ部DEC と同等の動作を行うもので、ラ
ッチに保持した最初の列の正常データの連続数の情報
(1)を基にして, 予めカウンタの初期値を定める制御信
号(2) と最終列の正常データの連続数の期待値(B) とを
書き込み記憶したものである。

【００１６】図８は本発明の請求項５に対応する実施例
5の構成を示し、図９は本発明の請求項５に対応する実
施例５の動作のタイムチャートを示し、図４の実施例1
の回路構成の簡略化を目的としたものである。図８の実
施例5 では、図４のプライオリティエンコーダ1 及び
コンパレータを使用せず、其れと同じ動作を、図８の
デコーダＤＥＣの回路に示す如く、前段のデコーダ
DEC の出力(1) である最終列の正常データのカウント期
待値B を表す３本の信号(1) を，図２の９種類のケース
１〜９の，実際はケース１，９が同じなので８種類のケ
ースを表す８本の信号に変換する 3-8 DECと、其の出力
の８本の信号を選択信号として，８種類のケースの各最
終列の正常データの連続数の１つを選択するセレクタＳ
ＥＬとで構成されるデコーダＤＥＣにより、行わせる
様に構成したものである。図８の実施例5 のデコーダＤ
ＥＣの回路では、ケース４の場合はデータ７の個数
１、ケース５の場合はデータ７とデータ６の AND出力の
個数２、ケース６の場合はデータ７とデータ６とデータ
５の AND出力の個数３、以下同様にして、実際は同じケ
ース１，９の場合は、データ７とデータ６とデータ５と
データ４とデータ３とデータ２の AND出力の個数６、最
後のケース３の場合は、データ７とデータ６とデータ５
とデータ４とデータ３とデータ２とデータ１とデータ０
の AND出力の個数８の何れか１つを選択して、判別部の
ＡＮＤに入力し、カウンタCTR から入力する、８並
列のデータの全てが誤り無しの正常データ〇のみの列の
数n を表す桁上げ出力C0との論理積を該ＡＮＤで取
り、其のＡＮＤの出力として連続判定信号を得る。
図９の動作例ケース３の場合は其のタイムチャートに示
す如く、エンコーダ2 の出力(1) は、第１クロックの
第１列では誤り（黒塗り）までの正常データの連続個数
は６であり、第２列以降第４列までの３列では連続個数
８なので、８が３ケ続く。従って、エンコーダ2 の出
力(2) のラッチ信号(2) は、第１列では誤り有りの符
号"1" を出力し、誤りの無い第２列以降第４列までの３
列は誤り無しの符号"0" を３ケ続けて出力する。ラッ
チの出力は、第１列から第４列まで、不定値X,値6,6,
6 となり、DEC の出力の(1) は不定値X,値8,8,8 と
なり、DEC の出力の(2) である４ビットカウンタCTR
の初期値は、不定値X,値13(=15-2),13,13となる。従っ
てカウンタCTR 値は第２クロックの第２列で初期値13を
取り、第３，第４クロックで値14, 15とカウントアップ
し、第４クロックの第４列目でCTR 値の最大値15に達
し、其の第４列目でカウンタの CO 出力は符号"H"
となり、判別部のＡＮＤに入力される。ＡＮＤで
は、前段のコンパレータの出力"H" と ANDが取られ、
AND 出力の連続判定信号は、第４列の８個目で正常デ
ータ〇の連続個数が 6+8x2+8=30 となり、規定値R=30に
達したとして符号"H" を出力する。

【００１７】以上、本発明の実施例として５つの実施例
１〜実施例5 を図４〜図９に示したが、これらの実施例
の組合せとして、特に図示しないが、図４〜図６，図８
のデコーダDEC を、図７のＲＯＭに置換したり、図
７，図８のカウンタCTR を、図５のイネーブル付きカ
ウンタとデコーダDEC1,DEC2 とセレクタSEL とから成る
カウンタ部や、其のイネーブル付きカウンタとデコー
ダDEC1,DEC2 とをシフトレジスタREG に置き換えた図６
のカウンタ部に置換した実施例が構成されることは言
うまでもない。

【００１８】

【発明の効果】以上説明した如く、本発明による、Ｎパ
ラレル連続カウント判別回路は、従来回路が素直に誤り
でない正常データの連続数を順次数える構成であるのに
対し、単に判定開始の最初の１クロック目で正常か誤り
かを判定した後の最初のパラレル情報入力のＬＳＢから
の連続した良データの個数を検出しラッチした其のラッ
チ情報により、制御部であるカウンタのデコーダDEC が
カウンタのカウント数を制御し、規定数の連続した正常
データの最終列のデータと予想される位置のＭＳＢから
の連続個数により、連続した正常データの数が規定の連
続数に達したか否かを判別するので、判別処理の高速化
に寄与する効果が大きい。

【図面の簡単な説明】

【図１】本発明のＮパラレル連続カウント判別回路の
原理的な構成図

【図２】本発明の実施例の動作を説明するためのＮ＝
８の場合の連続した正常データの始まる位置による９種
類のケースを示す図

【図３】本発明の実施例の動作を説明するための各ケ
ースの制御部ＤＥＣとカウンタ部ＣＴＲの出力信号を表
す図

【図４】本発明の請求項１に対応する実施例1 の構成
と其の動作のタイムチャート

【図５】本発明の請求項２に対応する実施例2 の構成
と其の動作のタイムチャート

【図６】本発明の請求項３に対応する実施例3 の構成
と其の動作のタイムチャート

【図７】本発明の請求項４に対応する実施例4 の構成
と其の動作のタイムチャート

【図８】本発明の請求項５に対応する実施例5 の構成
図

【図９】本発明の請求項５に対応する実施例5 の動作
のタイムチャート

【図１０】従来のＮパラレル連続カウント判別回路の
構成と其の動作のタイムチャート

【符号の説明】

図１における１は連続個数検出部、２は制御部、３はカ
ウンタ、４は保持部、５は判別部、図４〜図７における
はプライオリティ・エンコーダ1 、はプライオリテ
ィ・エンコーダ2 、はラッチ、はデコーダDEC 、
はカウンタ又はカウンタ部、はコンパレータ、はＡ
ＮＤ回路である。

フロントページの続き (72)発明者堀正人神奈川県横浜市港北区新横浜２丁目３番９号富士通ディジタル・テクノロジ株式会社内 (72)発明者大場隆浩神奈川県横浜市港北区新横浜２丁目３番９号富士通ディジタル・テクノロジ株式会社内 (72)発明者上月俊明神奈川県横浜市港北区新横浜２丁目３番９号富士通ディジタル・テクノロジ株式会社内 (72)発明者城下恵理子神奈川県横浜市港北区新横浜２丁目３番９号富士通ディジタル・テクノロジ株式会社内 (72)発明者渡▲邊▼ 智治神奈川県横浜市港北区新横浜２丁目３番９号富士通ディジタル・テクノロジ株式会社内 (56)参考文献特開平７−95181（ＪＰ，Ａ) 特開平６−268633（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 1/00

Claims

(57)【特許請求の範囲】

【請求項１】誤りか正常かを１クロック毎に判定した
後のＮビット並列の入力データの中の連続した正常デー
タの個数が規定数に達したか否かを判別するＮパラレル
連続カウント判別回路であって、該判定後のＮビット並
列の入力データの中の連続した正常データのＭＳＢから
ＬＳＢの方向の数を検出する第１優先エンコーダと、Ｌ
ＳＢからＭＳＢの方向の数を検出する第２優先エンコー
ダと、該Ｎビット並列の入力データの中に少くとも１個
の誤りが有った時、誤り有りの符号"1" により該誤りの
位置までのＬＳＢからＭＳＢの方向の正常データの連続
数の情報をクロック毎に保持し, 誤り無しの符号"0" に
より解除するラッチと、其の保持した最初の列の正常デ
ータの連続数の情報を基に, カウンタの初期値を定める
制御信号と最終列の連続した正常データのカウント期待
値とを生成するデコーダと、誤りの無いＮ個の正常デー
タのみから成る列の数をカウントし桁上げ出力を送出す
るカウンタと、予め定めた連続数の正常データの最終位
置で前記第１優先エンコーダの出力と前記デコーダの出
力の最終列の正常データの連続数の期待値とを比較する
コンパレータと、其のコンパレータの出力と前記カウン
タの桁上げ出力との論理積を取るＡＮＤとを具えたこと
を特徴とするＮパラレル連続カウント判別回路。
【請求項２】前記のカウンタを、Ｎビット並列の入力
データの中の誤り有／無しを表す符号"1/0" により其の
カウンタ初期値を定め其の誤り有／無の符号"1/0" の反
転符号"0/1" により動作可能／不可能とする事により、
常に初期値がオール零0 から始まる初段のイネーブル付
きのカウンタと、Ｎビット並列の最初の列の正常データ
の連続数により自動的に定まる全て誤り無しの正常デー
タのみの列の数の２種類の数の一方のカウント値のデコ
ーダと, 他方のカウント値のデコーダとの中間段と、該
２種類のデコーダの出力の一方を選択し出力とする最終
段のセレクタとから成るカウント部に変更し、該カウン
ト部の最終段のセレクタの選択信号"1/0" を、前記デコ
ーダで生成した出力とする様にしたことを特徴とする請
求項１記載のＮパラレル連続カウント判別回路。
【請求項３】前記カウンタ部の初段のイネーブル付き
カウンタと中間段の２種類のデコーダを、前記最初の列
の正常データの連続数により自動的に定まる全て誤り無
しの正常データのみの列の２種類の列数のカウント値を
それぞれ出力するシフトレジスタに置換したことを特徴
とする請求項２記載のＮパラレル連続カウント判別回
路。
【請求項４】前記請求項１のデコーダを、予めカウン
タの初期値を定める制御信号と最終列の正常データの連
続数の期待値とを書き込み記憶したＲＯＭに置換したこ
とを特徴とする請求項１記載のＮパラレル連続カウント
判別回路。
【請求項５】前記請求項１のコンパレータを、前記デ
コーダが最終列の正常データのカウント期待値として出
力する値１乃至Ｎを表すｎビットの２値化信号を、最初
の列の正常データの連続数から自動的に定まるＮ種類の
正常データの連続状態のケースを表す信号に変換する n
-Nデコーダと、其の出力のＮ種類のケースを表す信号を
選択信号として、Ｎビット並列の入力データのＮ種類の
連続したデータの論理積を取ったＮ種類のＡＮＤ出力を
入力とし其の中の１種類の出力を選択するセレクタとか
ら成るデコーダに置換したことを特徴とする請求項１記
載のＮパラレル連続カウント判別回路。