KR900006158B1 - 반도체 집적회로장치 - Google Patents

Abstract

내용 없음.

Description

반도체 집적회로 장치

제1도는 본 발명의 일 실시예를 표시한 블록도.

제2도는 제1도에서의 각부의 파형을 표시한 타이밍챠트.

제3도는 제1도의 신호 선택기능을 가진 시프트레지스터(SL1)-(SL4)를 표시한 회로도.

제4도는 종래예를 표시한 블록도.

* 도면의 주요부분에 대한 부호의 설명

I1-I4 : 신호 입력단자 01-04 : 신호 출력단자

C1-C4 : 제어입호입력단자 OB1-OB4 : 출력버퍼

IB1-IB4 : B1-B4 : 입력버퍼

SL1-SL4 : 신호 선택기능을 가진 스캔레지스터

L1-L5 : D래치회로

본 발명은 반도체 집적회로장치에 관한 것으로 특히 출력 제어회로에 관한 것이다. 제4도는 종래예를 표시한 반도체 논리집적회로장치(이하 집적회로라고 한다)의 블록도이고 도면에 있어서(IB1)-(IB4)는 입력단자(I1)-(I4)에 부여된 외부로부터 입력신호를 논리회로부(LG)에 부여하는 입력버퍼이고(OB1)-(OB4)는 논리회로부(LG)에 있어서 논리처리가 된 신호를 출력신호(P1)-(P4)로 하여 출력단자(O1)-(O4)로부터 외보로 송출하는 출력버퍼이다. 더우기 각 부에 대하여 전원을 공급하는 전원선 및 전원단자(도시없음)는 모든 장치에 공통으로 하여 설치된다.

여기에서 예를들면 집적회로를 시험할 경우는 도시없는 시험장치(이하 테스터라고 한다)에 장착한 다음 입력단자(I1)-(I4)에 테스터에서 시험용의 신호가 부여되고 이에 상응하는 출력단자(01)-(04)의 송출신호를 확인하여 집적회로의 양부(良否)가 판단된다.

그러나 출력버퍼(OB1)-0B4)의 출력레벨 변화에 상응하는 이들의 전원전류 변화는 다른 부분에 비하여 크고 다수의 출력버퍼(OB1)-(OB4)를 보유하는 경우 이들이 대략 동시에 출력 레벨을 하이논리레벨(이하 "H") 또는 로우 논리레벨(이하 "L")로 하는 일이 있기 때문에 이것에 상응하여 전원전류가 크게 변화하여 테스터에 집적회로에 장착할 경우에 사용되는 소켈, 퍼포먼스보드(performance boad)등의 지그(jlg) 및 테스터내의 배선에 존재하는 분포인덕턴스에 의하여 전원전류의 과도적 변화에 상응하여 전원전압의 변동을 유발한다.

한편 입력단자(I1)-(I4)에 부여되는 입력신호는 테스터의 공통전위를 기준으로 하여 논리레벨이 결정되기 때문에 전원 전압의 변동이 잡음으로 혼입되어 집적회로로서의 입력동작 마진(margin) 저하시켜 경우에 따라서는 장치로서 오동작을 초래하는 결점이 있었다. 더우기 이 대책으로서는 출력버퍼(OB1)-(OB4)가 대략 동시에 출력레벨의 변화를 발생하지 않은 것으로 하여 입력신호를 설정하면 되지만 시험용의 입력신호는 집적회로의 논리처리조건에 상응하여 결정되는 것이기 때문에 실현이 곤란하다. 종래의 논리집적회로장치는 상기와 같이 구성되어 있으므로 테스트 할때에 출력신호의 논리레벨을 결정하기 위해서는 시험용 신호를 입력단자에 순차로 인가해 나가야만하며 테스트를 위하여 많은 시간이 필요하며 또한 출력버퍼의 출력레벨의 동일 방향의 동시 변화에 기인하여 유발되는 전원 잡음에 의해 입력 동작 마진이 저하된다는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해소하기 위하여 창안된 것으로서 출력신호의 논리레벨을 외부에서 임의로 설정하므로서 테스트 시간을 단출할 수 있음과 동시에 모든 출력버퍼가 동시에 동일 방향으로서 레벨변화 발생에 기인하는 입력 동작마진의 저하를 방지할 수 있는 반도체 집적회로 장치를 얻을 수 있음을 목적으로 한 것이다,

본 발명에 의한 반도체 집적회로 장치는 출력버퍼의 입력측에 각기 일시 기억회로를 연결함과 동시에 그 일시 기억회로의 입력측에 신호 선택기능을 가진 시프트레지스터(shift register)를 연결한 것이다. 본 발명에 있어 시프트레지스터와 일시 기억회로는 논리회로로부터 출력신호를 시프트 아우트(shift-out)할 수 있음과 동시에 시프트인(shift-in)된 논리 레벨을 일시 기억회로에 유지 시키므로서 논리회로부에서의 출력신호의 논리레벨이 변화하여도 출력버퍼에서의 출력신호의 값은 고정해 놓을 수가 있다. 이때문에 출력버퍼의 출력신호의 논리레벨 동시 변화를 방지할 수 있고 또한 출력버퍼에서의 출력논리레벨은 시프트레지스터를 통하여 임의의 값으로 설정할 수가 있기 때문에 DC테스트시의 출력신호의 논리레벨을 결정할때 시험용 신호를 논리회로부의 입력단자에 순차로 인가해나갈 필요가 없게되어 테스트시간을 단축할 수가 있다. 다음에서 본 발명의 일실시예를 도면에 따라 설명한다.

제1도는 본 발명의 일실시예를 표시한 블록도, 제2도는 제1도에서 각부의 파형을 표시한 타이밍 챠트이다. 제1도에 있어서 SL1-SL4는 시프트레지스터이지만 제 3도에 표시한 바와 같은 구성예로 구성되었다. 제3도에 있어서 TR1, TR2는 트랜스미션 게이트(transmission gate), (Inv 1), (Inv 2)는 래치(LT)를 구성하는 인버터 게이트이고 L5는 D래치이다. 제1도에 있어서 L1-L4는 신호 통과 기능을 가진 래치이다. 또한 C1-C4는 제어신호입력단자이고 SI은 시프트인하는 데이터의 입력단자이고 B1, B5는 입력버퍼이다. 더우기 도면중 다른 부호는 제4도의 종래예에 표한 부호와 동일한 의미이다.

다음에서 이 회로의 동작에 대하여 기술한다. 제1도에 있어서 시프트레지스터는 제3도로 표시한 구성예로 작성되어 있기 때문에 입력단자(C4)에서의 노말모드신호 （(C) NM）가 "L"이면 시프트인단자(SI)에서의 데이터(SD)가 클럭입력단자(CI)에 인가되는 클럭（(a)SM)에 동기하여 래치(LT)에 유지되며 입력단자(C1)에서의 신호 （(a)SM）가 "L"이면 논리회로에서의 신호(P1)∼(P4)가 입력단자 (C4)에서의 신호(NM)에 동기하여 래치(LT)에 유지된다.

래치(LT)에 유지된 데이터는 클럭입력단자(C2)에 인가되는 클럭（(b) T2）에 동기하여 제3도의 D래치(L5)에 유지된다.

제1도에 있어서 제3도의 D래치(L5)에 유지된 데이터는 클럭입력단자(C3)에 인가되는 클럭（(d) T3）에 동기하여 D래치(L1)∼L4)에 유지된다. 제1도에 있어서 통상 동작시에는 입력단자(C1)에 부여하는 시프트모드신호（(a) SM）를 입력단자 "L"입력단자(C2),((C3),(C4) 에 부여하는 신호（(b) T2）, （(d) T3）, （(C) NM）를 "H"로 하면 모든 레지스터(SL1)∼(SL4)로 입력(D)에서 출력(Q)까지 논리회로부(LG)에서의 신호(P1)∼(P4)가 그대로 전달됨과 동시에 D래치(L1)∼(L4)에 있어서 입력이 그대로 출력까지 전달된다. 이 때문에 논리회로(LG)에서의 출력신호(P1)∼(P4)는 테스트회로에 영향을 주지 않고 그대로 출력단자(O1)∼(04)까지 전달되기 때문에 원하는 통상 동작을 할 수가 있다. 제2도에 표시한 바와 같이 신호(P1)∼(P4)가 각기 "H", "L","L","H" 이면 버퍼에서의 출력신호(Q1)∼(Q)도 각기 "H", "L","L","H"로 된다.

다음에 입력단자(C4)에 인가하는 노말모드신호（(c) NM)를 "L"로할 경우에 대하여 설명한다. 이 경우에는 시프트패스를 구성하는 시프트레지스터에 있어서 입력단자(C1),(C2)에 클록을 부여하므로서 데이터를 시프트인, 시프트 아우트할 수가 있다. 우선（(C) NM）를 "L"로 한 때는 논리회로부에서의 신호 (P1)-(P4)가 (SRL1)-(SRL4)의 래치(LT)에 유지된다. 입력단자(C2)에서의 클록(b)(T2)을 1회 동작하는 것에 의하여 (P1)-(P4)는 다음의 래치(L5)에 가해진다.

이 경우 출력단자(SO)에서는 (P1) 즉 제2도에서는 "H"가 출력된다.

지금 시프트데이터 입력단자(SI)에서 입력하는 데이터를 "H","H","L","L"라고하면 입력단자(C1)에서의 클럭（(a) SM）을 1회 동작하면 (SL4)의 래치(LT)에는 입력단자(S1)에서의 시프트데이터 "H"가 유지되어 (SL3),(SL2),(SL1)의 래치(LT)에는 각기 데이터(P4),(P3),(P2) 즉 "H", "L","L"가 유지된다.

이와같이 （(b) T2）, （(a) SM）를 교대로 동작시키므로서 시프트레지스터(SL1)-(SL4)중의 D래치(L5)에 입력단자(S1)에서 입력한 데이터 "H", "H","L","L"를 유지시켜 동시에 논리회로부(LG)에서의 출력(P1)-(P4)을 출력단자(SO)에서 시리얼모드에서 판독한 수가 있다. 제1도에 있어서 시프트 동작시에 클럭（(b) T2)을 동작시켰을때 시프트레지스터(SL1)-(SL4)의 출력단자(Q)는 래치(LT)에 유지되어 있던 신호가 출력되기 때문에 논리레벨이 변화한다.

그러나 래치 제어입력（(d) T3）을 "L"로하여 두면 버퍼에서의 출력은 시프트동작전의 데이터를 유지할 수 있다. 레이제어입력（(a) T3）을 동작하면 제2도와 같이(SL1-SL4)중의 D래치(L5)에 유지하고 있는 데이터 "H","H","L","L"를 (L1)-(L4)에 유지하고 출력단자(O1)-(O4)에 출력신호(Q1)(Q4)로 하여 출력할 수 있다. 더우기 상기 실시예에서는 일시 기억소자 회로로서 DFOCL를 사용하였지만 D래치회로에 한정되지 않고 다른 논리소자를 이용하는 것도 가능한 것이다.

또한 시프트레지스터도 제3도와 같은 회로구성으로 된 것을 상기 실시예에서는 사용하였지만 신호 선택기능을 가진 다른 논리소자와 시프트 기능을 갖고 있는 다른 논리소자로서 구성할 수도 있다. 상기한 바와 같이 본 발명에 의하면 논리회로부의 출력과 출력버퍼와의 사이에 시프트레지스터와 일시기억회로와를 넣어 버퍼에서의 출력을 일시기억회로에 의하여 유지시킨 상태에서 논리회로부에서의 출력을 시프트레지스터에서 판독할 수가 있으므로 모든 출력이 동시에 출력레벨을 변화시키는 사태가 발생하는 일이 없게 되고 전원전류 변화의 감소에 의해 전원 전압의 변동이 억압되며 이것에 기인함 집적회로의 오동작 발생이 저지된다. 또한 시프트레지스터를 통하여 임의의 데이터를 일시 기억회로에 유지시킬 수가 있기 때문에 출력 버퍼에서의 출력의 논리레벨을 임의로 설정할 수가 있고 시험용신호를 순차로 인가할 필요가 없게되어 테스트시간을 단축할 수가 있다.

Claims (3)

1. 논리기능을 보유하고 또한 복수의 출력신호를 송출하는 논리회로부와 상기 각 출력신회를 외부로 각기 송출하는 복수의 출력버퍼(OB1-OB4)와를 구비한 반도체 집적회로장치에 있어서 상기 각 출력버퍼(OB1-0B4)의 입력측에 접속된 일시 기억 기능을 가진 기억회로와 상기 기억회로의 입력측에 접속된 신호 선택 기능을 가진 시프트레지스터(SL1-SL4)와 상기 시프트레지스터(SL1-SL4)의 복수개의 입력단자에서 데이터를 선택하고 유지시키는 동작이나 또는 상기 시프트레지스터의 복수개의 입력단자에서 데이터를 선택하고 상기 시프트레지스터의 출력단자에 상기 데이터를 유지하는 일 없이 그대로 전달시키는 동작을 선택 지시하는 제 1의 수단과; 상기 기억회로의 입력단자에서의 데이터를 내부에 유지하고 출력단자에 출력시키는 동작이나 또는 상기 기억회로의 입력단자에서의 데이터를 내부에 유지하는 일없이 그 상태대로 출력단자에 출력시키는 동작을 선택 지시하는 제2의 수단과; 상기 시프트레지스터내의 적어도 시프트레지스터의 일단을 형성할 수 있는 회로의 소정 입력단자와 별도의 시프트레지스터의 적어도 시프트레지스터의 일단을 형성할 수 있는 회로의 출력단자와를 순차 접속하고 그 결과로서 1개의 시프트레지스터패스를 형성할 수 있는 제3의 수단과; 상기 시프트레지스터 패스의 각 단에 장치 외부에서 입력되는 소정의 시리얼데이터를 설정하는 제4의 수단과; 상기 시프트레지스터 패스의 각단의 데이터를 시리얼 데이터로 하여 장치 외부로 순차 송출하는 제5의 수단과를 형성함을 특징으로 하는 반도체 집적회로 장치.
2. 제1항에 있어서 일시 기억회로를 데이터 래치회로로 구성하는 것을 특징으로 하는 반도체 집적회로 장치.
3. 제1항 또는 제2항에 있어서 시프트레지스터를 트랜스미션 게이트와 데이터래치회로로 구성한 것을 특징으로 하는 반도체 집적 회로 장치.

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