JPH1069371A - データ一時記憶装置及びクロック同期型データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 セレクタ機能を備えたデータ一時記憶装置を
提供し、セレクタ機能を備えたデータ一時記憶装置を用
いたクロック同期型データ処理装置を提供する。 【解決手段】 マスターレベルラッチ制御信号線１０１
１〜１０１４を制御することによって、４つの入力のデ
ータの書き込み状態とデータ保持状態を制御し、スレー
ブレベルラッチ制御信号線１０２１〜１０２４、１０３
１〜１０３４を制御することによって、４入力の中から
２つの入力を選択するという４入力２出力のセレクタ機
能を備えたデータ一時記憶装置を作ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明の請求項１から請求項
４に関しては主に半導体集積回路で実現するデータ一時
記憶装置に関するものであり、請求項５から請求項１２
に関しては主に半導体集積回路で実現するクロック同期
型データ処理装置に関するものである。

【０００２】

【従来の技術】近年の半導体集積回路に要求される性能
は年々高性能化の傾向にあって、より高速に動作する半
導体集積回路への需要は極めて大きなものとなってい
る。半導体集積回路の設計手法として、クロック信号に
同期してデータの読み出し、データの処理、データの書
き込みを行なうという手法はごく一般的に行なわれてい
る手法である。これを実現するため、データ一時記憶装
置（いわゆるレジスタ）からクロック信号に同期してデ
ータを出力し、一定のクロックサイクルの間に、演算、
移動等のデータ処理を行ない、再び、同一、もしくは、
別のデータ一時記憶装置（いわゆるレジスタ）にデータ
を取り込むことにより、クロック信号に同期してデータ
を処理するという方法がごく一般に行なわれている。

【０００３】以下図面を参照にしながら、上記した従来
のデータ一時記憶装置の一例について説明する。

【０００４】図５は従来のデータ一時記憶装置の一例で
あるクロック信号の立上りエッジで動作するフリップフ
ロップ回路の１ビット分の回路図である。

【０００５】図５において、５４０１はクロック信号
が”０”の時にデータを取り込んで、”１”の時にデー
タを保持するマスターレベルラッチと呼ばれるレベルラ
ッチとなっており、５４０２はクロック信号が”１”の
時にデータを取り込んで、”０”の時にデータを保持す
るスレーブレベルラッチと呼ばれるレベルラッチとなっ
ている。お互いに逆位相で動作する、５４０１、５４０
２の２つのレベルラッチを直列に接続することによっ
て、全体としてクロック信号の立上りエッジでデータの
書き込み／出力をするフリップフロップ回路となってい
る。

【０００６】また、近年の半導体集積回路で実現される
映像信号処理では、クロック信号に同期して連続して入
力される複数ビットからなる複数個の画素データに対し
て加減算等の演算処理を実行し、各種フィルタ処理、最
大値／最小値検出等の演算処理を実現する必要がある場
合が多く、例えばMUSEデコード処理では、連続して入力
する1ラインの画素に対して、何種類ものフィルタ処
理、最大値／最小値検出等の演算を実現する必要があ
る。

【０００７】このように連続して入力する画素データに
対して、様々な演算処理を、少ないハードウエア量で効
率良く実現するために、従来から、複数個のフリップフ
ロップ回路と、セレクタと、加算器等の演算器とを組み
合わせたクロック同期型データ処理装置を使用して各種
累積加算を実現して、様々な演算を実現する方法が知ら
れている。すなわち、フリップフロップを直列に接続し
てシフトレジスタを実現し、セレクタを使ってシフトレ
ジスタに記憶している連続した画素データを切替えて加
算器に出力し、同一のハードウエアで異なる演算処理を
実現するものである。

【０００８】以下図面を参照しながら、上記した従来の
クロック同期型データ処理装置の一例について説明す
る。

【０００９】図６は、従来のクロック信号に同期して動
作する、時間的に連続したデータを格納する４つの１６
ビットデータ一時記憶装置（いわゆるレジスタ）の中か
ら２つの１６ビットレジスタのデータを選択し、加算演
算を行ない、加算結果を再び１６ビットレジスタに書き
込む、クロック信号同期型１６ビット加算装置のブロッ
ク図である。

【００１０】図６において、５５０１〜６５０５はクロ
ック信号の立上りエッジのタイミングで動作する、従来
のデータ一時記憶装置によって構成されるレジスタであ
って、ビット数はそれぞれ１６ビットになっている。

【００１１】データ一時記憶装置５５０１〜５５０４
は、直列に接続されることによって、４段のシフトレジ
スタを構成している。

【００１２】５５０６、５５０７は、ビット数１６ビッ
トの４入力セレクタであって、それぞれ、５５０１〜５
５０４の４つのレジスタからの出力のうち１つを選択し
て出力するセレクタである。

【００１３】５５０８は、２入力加算器で入力ビット数
が１６ビットで出力ビット数が１７ビットの加算器とな
っている。

【００１４】このクロック同期型加算装置は、レジスタ
５５０１〜の４つのレジスタに格納されている連続して
入力された１６ビットのデータが、クロック信号の立上
りエッジのタイミングで出力され、前記４つのレジスタ
から出力された１６ビットデータから、セレクタ５５０
６、５５０７で２つの１６ビットデータを選択し、加算
器５５０８で加算し、最上位を除く１６ビットの加算器
の出力を再度、クロック信号の立上りエッジのタイミン
グでレジスタ５５０５で取り込むというものである。

【００１５】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成のクロック同期型加算装置の高速動作化を追求
していく場合に、加算器５５０８、セレクタ５５０６,
５５０７、レジスタ５５０１〜５５０５の高速動作化の
限界の値で高速動作化の限界が律束されてしまうという
問題点を有していた。

【００１６】

【課題を解決するための手段】上記問題点を解決するた
めに、本発明のデータ一時記憶装置は、Ｎ個のマスター
レベルラッチ（Ｎは２以上の自然数）と、Ｍ個のスレー
ブレベルラッチ（Ｍは自然数）とによって構成され、前
記Ｎ個のマスターレベルラッチはそれぞれ、クロック信
号の第一の位相のタイミングで動作するマスターレベル
ラッチ制御信号によって、入力データを書き込むか、デ
ータを保持するかを制御され、前記Ｍ個のスレーブレベ
ルラッチは、それぞれ複数個の入力を持ち、前記複数個
の入力が前記Ｎ個のマスターレベルラッチのＮ個の出力
のうちの複数個の出力に接続され、前記Ｍ個のスレーブ
レベルラッチは、それぞれ、前記クロック信号の第二の
位相のタイミングで動作するスレーブーレベルラッチ制
御信号によって、前記複数個の入力のうち１つの入力を
選択してデータを書き込むか、データを保持するかを制
御されるデータ一時記憶装置、または、Ｎ個のマスター
レベルラッチ（Ｎは２以上の自然数）と、Ｍ個の第一の
スレーブレベルラッチ（Ｍは自然数）と、Ｋ個の第二の
スレーブレベルラッチ（Ｋ≦Ｎ：Ｋは自然数）とによっ
て構成され、前記Ｎ個のマスターレベルラッチはそれぞ
れ、クロック信号の第一の位相のタイミングで動作する
マスターレベルラッチ制御信号によって、入力データを
書き込むか、データを保持するかを制御され、前記Ｍ個
の第一のスレーブレベルラッチは、それぞれ複数個の入
力を持ち、前記複数個の入力が前記Ｎ個のマスターレベ
ルラッチのＮ個の出力のうちの複数個の出力に接続さ
れ、前記Ｍ個の第一のスレーブレベルラッチはそれぞ
れ、前記クロック信号の第二の位相のタイミングで動作
する第一のスレーブーレベルラッチ制御信号によって、
前記複数個の入力のうち１つの入力を選択してデータを
書き込むか、データを保持するかを制御され、前記Ｋ個
の第二のスレーブレベルラッチの入力はそれぞれ、前記
Ｎ個のマスターレベルラッチのうちのＫ個のマスターレ
ベルラッチの出力に接続され、前記Ｋ個の第二のスレー
ブレベルラッチはそれぞれ、前記クロック信号の第一の
位相のタイミングと逆位相のタイミングで動作する第二
のスレーブレベルラッチ制御信号によって、データを書
き込むか、データを保持するかを制御され、前記Ｎ個の
マスターレベルラッチのうちＬ個（Ｌ≦Ｋ：Ｌは０以上
の整数）のマスターレベルラッチの入力が、前記Ｋ個の
スレーブレベルラッチの出力に接続していることを特徴
とするデータ一時記憶装置であって、本発明のクロック
同期型データ処理装置は、クロック信号に同期してデー
タを出力することができるデータ一時記憶装置と、前記
データ一時記憶装置の出力データに対してデータ処理を
して出力するデータ処理部とによって構成され、前記デ
ータ一時記憶装置が、Ｎ個のマスターレベルラッチ（Ｎ
は２以上の自然数）と、Ｍ個のスレーブレベルラッチ
（Ｍは自然数）とによって構成され、前記Ｎ個のマスタ
ーレベルラッチはそれぞれ、前記クロック信号の第一の
位相のタイミングで動作するマスターレベルラッチ制御
信号によって、入力データを書き込むか、データを保持
するかを制御され、前記Ｍ個のスレーブレベルラッチ
は、それぞれ複数個の入力を持ち、前記複数個の入力が
前記Ｎ個のマスターレベルラッチのＮ個の出力のうちの
複数個の出力に接続され、前記Ｍ個のスレーブレベルラ
ッチは、それぞれ、前記クロック信号の第二の位相のタ
イミングで動作するスレーブーレベルラッチ制御信号に
よって、前記複数個の入力のうち１つの入力を選択して
データを書き込むか、データを保持するかを制御される
ことを特徴とするデータ一時記憶装置であるクロック同
期型データ処理装置、またはクロック信号に同期してデ
ータを出力することができるデータ一時記憶装置と、前
記データ一時記憶装置の出力データに対してデータ処理
をして出力するデータ処理部とによって構成され、前記
データ一時記憶装置が、Ｎ個のマスターレベルラッチ
（Ｎは２以上の自然数）と、Ｍ個の第一のスレーブレベ
ルラッチ（Ｍは自然数）と、Ｋ個の第二のスレーブレベ
ルラッチ（Ｋ≦Ｎ：Ｋは自然数）とによって構成され、
前記Ｎ個のマスターレベルラッチはそれぞれ、クロック
信号の第一の位相のタイミングで動作するマスターレベ
ルラッチ制御信号によって、入力データを書き込むか、
データを保持するかを制御され、前記Ｍ個の第一のスレ
ーブレベルラッチは、それぞれ複数個の入力を持ち、前
記複数個の入力が前記Ｎ個のマスターレベルラッチのＮ
個の出力のうちの複数個の出力に接続され、前記Ｍ個の
第一のスレーブレベルラッチはそれぞれ、前記クロック
信号の第二の位相のタイミングで動作する第一のスレー
ブーレベルラッチ制御信号によって、前記複数個の入力
のうち１つの入力を選択してデータを書き込むか、デー
タを保持するかを制御され、前記Ｋ個の第二のスレーブ
レベルラッチの入力はそれぞれ、前記Ｎ個のマスターレ
ベルラッチのうちのＫ個のマスターレベルラッチの出力
に接続され、前記Ｋ個の第二のスレーブレベルラッチは
それぞれ、前記クロック信号の第一の位相のタイミング
と逆位相のタイミングで動作する第二のスレーブレベル
ラッチ制御信号によって、データを書き込むか、データ
を保持するかを制御され、前記Ｎ個のマスターレベルラ
ッチのうちＬ個（Ｌ≦Ｋ：Ｌは０以上の整数）のマスタ
ーレベルラッチの入力が、前記Ｋ個のスレーブレベルラ
ッチの出力に接続していることを特徴とするクロック同
期型データ処理装置である。

【００１７】

【発明の実施の形態】以下本発明の一実施例のデータ一
時記憶装置について、図面を参照しながら説明する。

【００１８】（実施の形態１）図１は、本発明の一実施
の形態であるクロック信号の立上りエッジのタイミング
でデータを取り込む４入力２出力のデータ一時記憶装置
の１ビット分の回路図である。

【００１９】図１中の１１０１、１１０２、１１０３、
１１０４は、請求項１記載のＮ個のマスターレベルラッ
チに対応する４個のマスターレベルラッチであり、それ
ぞれ入力回路１１１１、１１１２、１１１３、１１１４
を備え、それぞれデータ入力１１５１、１１５２、１１
５３、１１５４を入力としている。

【００２０】マスターレベルラッチ制御信号１０１１、
１０１２、１０１３、１０１４は、請求項１記載のマス
ターレベルラッチ制御信号に対応するマスターレベルラ
ッチ制御信号であって、それぞれ入力回路１１１１、１
１１２、１１１３、１１１４を制御し、請求項１記載の
クロック信号に対応するクロック信号１１３０が”１”
の時には常に”０”になる。またこのマスターレベルラ
ッチ制御信号１０１１、１０１２、１０１３、１０１４
は、それぞれ制御信号１０６１、１０６２、１０６３、
１０６４とクロック信号１３０の反転信号との論理積に
よって生成される。

【００２１】マスターレベルラッチ１１０１、１１０
２、１１０３、１１０４は、それぞれマスターレベルラ
ッチ制御信号１０１１、１０１２、１０１３、１０１４
によってデータ保持状態とデータ書き込み状態を制御さ
れ、各マスターレベルラッチ制御信号が”０”になる
と、各マスターレベルラッチがデータ保持状態となり、
マスターレベルラッチ制御信号１０１１が”１”の時
は、マスターレベルラッチ１１０１が書き込み状態、マ
スターレベルラッチ制御信号１０１２が”１”の時は、
マスターレベルラッチ１１０２が書き込み状態、マスタ
ーレベルラッチ制御信号１０１３が”１”の時は、マス
ターレベルラッチ１１０３が書き込み状態、マスターレ
ベルラッチ制御信号１０１４が”１”の時は、マスター
レベルラッチ１１０４が書き込み状態になるマスターレ
ベルラッチである。

【００２２】スレーブレベルラッチ１１０５は、請求項
１記載のＭ個のスレーブレベルラッチのうちの１個のス
レーブレベルラッチに対応するスレーブレベルラッチで
あって、４個の入力回路１１２１、１１２２、１１２
３、１１２４を備えている。

【００２３】スレーブレベルラッチ制御信号１０２１、
１０２２、１０２３、１０２４は、請求項１記載のスレ
ーブレベルラッチ制御信号に対応するスレーブレベルラ
ッチ制御信号であって、それぞれ入力回路１１２１、１
１２２、１１２３、１１２４を制御し、クロック信号１
３０が”０”の時は常に”０”になり、この４つの制御
信号の中で同時に２つ以上”１”になることがない制御
信号である。またこのスレーブレベルラッチ制御信号１
０２１、１０２２、１０２３、１０２４は、それぞれ、
制御信号１０７１、１０７２、１０７３、１０７４とク
ロック信号１１３０との論理積によって作成される。

【００２４】スレーブレベルラッチ１１０５は、スレー
ブレベルラッチ制御信号１０２１、１０２２、１０２
３、１０２４によってデータ保持状態とデータ書き込み
状態を制御され、全てのスレーブレベルラッチ制御信号
が”０”になると、スレーブレベルラッチ１１０５はデ
ータ保持状態となり、スレーブレベルラッチ制御信号１
０２１が”１”の時は、マスターレベルラッチ１１０１
の出力を書き込み、スレーブレベルラッチ制御信号１０
２２が”１”の時は、マスターレベルラッチ１１０２の
出力を書き込み、スレーブレベルラッチ制御信号１０２
３が”１”の時は、マスターレベルラッチ１１０３の出
力を書き込み、スレーブレベルラッチ制御信号１０２４
が”１”の時は、マスターレベルラッチ１１０４の出力
を書き込むスレーブレベルラッチである。

【００２５】スレーブレベルラッチ１１０６は、請求項
１記載のＭ個のスレーブレベルラッチのうちの１個のス
レーブレベルラッチに対応するスレーブレベルラッチで
あって、４個の入力回路１１３１、１１３２、１１３
３、１１３４を備えている。

【００２６】スレーブレベルラッチ制御信号１０３１、
１０３２、１０３３、１０３４は、請求項１記載のスレ
ーブレベルラッチ制御信号に対応するスレーブレベルラ
ッチ制御信号であって、それぞれ入力回路１１３１、１
１３２、１１３３、１１３４を制御し、クロック信号１
１３０が”０”の時は常に”０”になり、この４つの制
御信号の中で同時に２つ以上”１”になることがない制
御信号である。またこのスレーブレベルラッチ制御信号
１０３１、１０３２、１０３３、１０３４は、それぞ
れ、制御信号１０８１、１０８２、１０８３、１０８４
とクロック信号１１３０との論理積によって作成され
る。

【００２７】スレーブレベルラッチ１１０６は、スレー
ブレベルラッチ制御信号１０３１、１０３２、１０３
３、１０３４によってデータ保持状態とデータ書き込み
状態を制御され、全てのスレーブレベルラッチ制御信号
が”０”になると、スレーブレベルラッチ１１０６はデ
ータ保持状態となり、スレーブレベルラッチ制御信号１
０３１が”１”の時は、マスターレベルラッチ１１０１
の出力を書き込み、スレーブレベルラッチ制御信号１０
３２が”１”の時は、マスターレベルラッチ１１０２の
出力を書き込み、スレーブレベルラッチ制御信号１０３
３が”１”の時は、マスターレベルラッチ１１０３の出
力を書き込み、スレーブレベルラッチ制御信号１０３４
が”１”の時は、マスターレベルラッチ１１０４の出力
を書き込むスレーブレベルラッチである。

【００２８】上記構成を取ることによって、マスターレ
ベルラッチ制御信号線１０１１〜１０１４を制御するこ
とによって、４つの入力のデータの書き込み状態とデー
タ保持状態を制御し、スレーブレベルラッチ制御信号線
１０２１〜１０２４、１０３１〜１０３４を制御するこ
とによって、４入力の中から２つの入力を選択するとい
う４入力２出力のセレクタ機能を備えたデータ一時記憶
装置を作ることができる。これはすなわち、従来例の図
６で示した従来のデータ一時記憶装置に比べて、同程度
の動作速度で動作するセレクタ機能を備えたデータ記憶
装置を作ることであり、従来のデータ一時記憶装置を使
って、本実施例と同じ動作をする回路を作成した場合に
比べて、従来のデータ一時記憶装置の外部に設ける必要
があったセレクタによる動作遅延時間を削減することが
できる。

【００２９】なお、本実施の形態で使用したレベルラッ
チはこの回路構成以外の回路構成をもったレベルラッチ
に置き換えることができる。

【００３０】また、本実施の形態は１ビット分の回路に
ついての構成になっているが、任意のビット数のデータ
一時記憶装置を作ることができる。

【００３１】また、本実施の形態は４入力２出力のセレ
クタ機能を備えたデータ一時記憶装置の構成についての
例を示したが、任意の自然数Ｎ、Ｍについて、Ｎ入力Ｍ
出力の選択機能を持った、任意のビット数のデータ一時
記憶装置を作ることができる。

【００３２】さらに、本実施の形態は立上りエッジでの
タイミングで動作するデータ一時記憶装置についての構
成になっているが、立ち下がりエッジのタイミングで動
作するデータ一時記憶装置を作ることができる。

【００３３】（実施の形態２）図２は、本発明の一実施
の形態であるクロック信号の立上りエッジのタイミング
で動作する４段のシフトレジスタの形態を取ったデータ
一時記憶装置の１ビット分の回路図であって、時間的に
連続して格納されている４つのデータのうち、任意の２
つを選択して出力することができるものである。

【００３４】図２中の２１０１、２１０２、２１０３、
２１０４は、請求項３記載のＮ個のマスターレベルラッ
チに対応する４個のマスターレベルラッチであって、請
求項３記載のクロック信号に対応するクロック信号２１
３０が”０”の時にデータの書き込み状態、”１”の時
にデータ保持状態となり、それぞれ、データ入力２１５
０、スレーブレベルラッチ２１４１の出力、スレーブレ
ベルラッチ２１４２の出力、スレーブレベルラッチ２１
４３の出力を入力としている。

【００３５】また、このクロック信号２１３０は、請求
項３記載のマスターレベルラッチ制御信号として動作し
ている。

【００３６】２１０５は、請求項３記載のＭ個の第一の
スレーブレベルラッチのうちの１個のスレーブレベルラ
ッチに対応するスレーブレベルラッチであって、４個の
入力回路２１２１、２１２２、２１２３、２１２４を備
えている。

【００３７】スレーブレベルラッチ制御信号２０２１、
２０２２、２０２３、２０２４は、請求項３記載のクロ
ック信号の第二の位相のタイミングで動作する第一のス
レーブレベルラッチ制御信号に対応するスレーブレベル
ラッチ制御信号であって、それぞれ入力回路２１２１、
２１２２、２１２３、２１２４を制御し、クロック信号
２１３０が”０”の時は常に”０”になり、この４つの
制御信号の中で同時に２つ以上”１”になることがない
制御信号である。またこのスレーブレベルラッチ制御信
号２０２１、２０２２、２０２３、２０２４は、それぞ
れ、制御信号２０７１、２０７２、２０７３、２０７４
とクロック信号２１３０との論理積によって作成され
る。

【００３８】スレーブレベルラッチ２１０５は、スレー
ブレベルラッチ制御信号２０２１、２０２２、２０２
３、２０２４によってデータ保持状態とデータ書き込み
状態を制御され、全てのスレーブレベルラッチ制御信号
が”０”になると、スレーブレベルラッチ２１０５はデ
ータ保持状態となり、スレーブレベルラッチ制御信号２
０２１が”１”の時は、マスターレベルラッチ２１０１
の出力を書き込み、スレーブれべルラッチ制御信号２０
２２が”１”の時は、マスターレベルラッチ２１０２の
出力を書き込み、スレーブレベルラッチ制御信号２０２
３が”１”の時は、マスターレベルラッチ２１０３の出
力を書き込み、スレーブレベルラッチ制御信号２０２４
が”１”の時は、マスターレベルラッチ２１０４の出力
を書き込むスレーブレベルラッチである。

【００３９】２１０６は、請求項３記載のＭ個の第一の
スレーブレベルラッチのうちの１つのスレーブレベルラ
ッチに対応するスレーブレベルラッチであって、４個の
入力回路２１３１、２１３２、２１３３、２１３４を備
えている。

【００４０】スレーブレベルラッチ制御信号２０３１、
２０３２、２０３３、２０３４は、請求項３記載のクロ
ック信号の第二の位相のタイミングで動作する第一のス
レーブレベルラッチ制御信号に対応するスレーブレベル
ラッチ制御信号であって、それぞれ入力回路２１３１、
２１３２、２１３３、２１３４を制御し、クロック信号
２１３０が”０”の時は常に”０”になり、この４つの
制御信号の中で同時に２つ以上”１”になることがない
制御信号である。またこのスレーブレベルラッチ制御信
号２０３１、２０３２、２０３３、２０３４は、それぞ
れ、制御信号２０８１、２０８２、２０８３、２０８４
とクロック信号２１３０との論理積によって作成され
る。

【００４１】スレーブレベルラッチ２１０６は、スレー
ブレベルラッチ制御信号２０３１、２０３２、２０３
３、２０３４によってデータ保持状態とデータ書き込み
状態を制御され、全てのスレーブレベルラッチ制御信号
が”０”になると、スレーブレベルラッチ２１０６はデ
ータ保持となり、スレーブレベルラッチ制御信号２０３
１が”１”の時は、マスターレベルラッチ２１０１の出
力を書き込み、スレーブレベルラッチ制御信号２０３２
が”１”の時は、マスターレベルラッチ２１０２の出力
を書き込み、スレーブレベルラッチ制御信号２０３３
が”１”の時は、マスターレベルラッチ２１０３の出力
を書き込み、スレーブレベルラッチ制御信号２０３４
が”１”の時は、マスターレベルラッチ２１０４の出力
を書き込むスレーブレベルラッチである。

【００４２】２１４１、２１４２、２１４３は請求項３
記載のＫ個の第二のスレーブレベルラッチに対応する３
個のスレーブレベルラッチであり、クロック信号２１３
０が”１”の時にデータの書き込み状態、”０”の時に
データ保持状態となる。

【００４３】上記構成を取ることによって、スレーブレ
ベルラッチ制御信号線２０２１〜２０２４、２０３１〜
２０３４を制御することによって、クロック信号２１３
０の立上りエッジで動作する４段のシフトレジスタの動
作に加えて、時間的に連続して格納されている４つのデ
ータのうち、任意の２つを選択してクロック信号２１３
０の立上りエッジで出力することができるものである。
これはすなわち、従来例の図６で示した従来のデータ一
時記憶装置に比べて、同程度の動作速度で動作するセレ
クタ機能を備えたデータ記憶装置を作ることであり、従
来のデータ一時記憶装置を使って、本実施の形態と同じ
動作をする回路を作成した場合に比べて、従来のデータ
一時記憶装置の外部に設ける必要があったセレクタによ
る動作遅延時間を削減することができる。

【００４４】なお、本実施の形態で使用したレベルラッ
チはこの回路構成以外の回路構成をもったレベルラッチ
に置き換えることができる。

【００４５】また、本実施例は１ビット分の回路につい
ての構成になっているが、任意のビット数のデータ一時
記憶装置を作ることができる。

【００４６】また、本実施例は時間的に連続して格納さ
れている４つのデータのうち任意の２つのデータを選択
して出力することができるデータ一時記憶装置の構成に
ついての例を示したが、任意の自然数Ｎ、Ｍについて、
時間的に連続して格納されているＮのデータのうち、任
意のＭのデータを選択して出力する機能を持った、任意
のビット数のデータ一時記憶装置を作ることができる。

【００４７】また、本実施例はマスターレベルラッチ制
御信号としてクロック信号２１３０を用いる構成になっ
ているが、各マスターレベルラッチのマスターレベルラ
ッチ制御信号を外部から制御できるような構成にするこ
とによって、各マスターレベルラッチの書き込み状態と
データ保持状態とを制御することができるデータ一時記
憶装置を作ることができる。

【００４８】また、本実施例は外部からのデータ入力が
１つしかない構成になっているが、任意のマスターレベ
ルラッチの入力を、外部からのデータ入力に接続するこ
とによって、任意の個数の外部からのデータ入力を持つ
データ一時記憶装置を作ることができる。

【００４９】また、本実施例は立上りエッジでのタイミ
ングで動作するデータ一時記憶装置についての構成にな
っているが、立ち下がりエッジのタイミングで動作する
データ一時記憶装置を作ることができる。

【００５０】以下本発明の一実施の形態のクロック同期
型データ処理装置について、図面を参照しながら説明す
る。

【００５１】（実施の形態３）図３は、クロック信号に
同期して動作するクロック同期型１６ビット加算装置に
ついての一実施の形態のブロック図である。

【００５２】図３中の３２０１は実施の形態１で例示し
ている、クロック信号の立上りエッジのタイミングで動
作する４入力２出力セレクタ機能を備えたデータ一時記
憶装置であって、ビット幅は１６ビットになっている。

【００５３】３２０２は、請求項５記載のデータ処理部
としての２入力加算器で、入力ビット数が１６ビットで
出力ビット数が１７ビットの加算器となっている。

【００５４】３２０３は、データ一時記憶装置３２０１
を構成する４つのマスターレベルラッチを制御するマス
ターレベルラッチ群制御信号であって、図１中のマスタ
ーレベルラッチを制御する制御信号１０６１〜１０６４
に対応しており、データ一時記憶装置の４つの入力の、
データ書き込み状態、データ保持状態の制御を行なうも
のである。

【００５５】３２０５は、データ一時記憶装置３２０１
を構成するスレーブレベルラッチ１１０５を制御するス
レーブレベルラッチ制御信号であって、図１中のスレー
ブレベルラッチを制御する制御信号１０７１〜１０７４
に対応しており、データ一時記憶装置の４つの入力から
入力されたデータのうち２つのデータの選択を制御する
ものである。

【００５６】３２０６は、データ一時記憶装置３２０１
を構成するスレーブレベルラッチ１１０６を制御するス
レーブレベルラッチ制御信号であって、図１中のスレー
ブレベルラッチを制御する制御信号１０８１〜１０８４
に対応しており、データ一時記憶装置の４つの入力から
入力されたデータのうち２つのデータの選択を制御する
ものである。

【００５７】３３０５は、請求項７、８記載の第二のデ
ータ一時記憶装置としての、クロック信号の立上りエッ
ジでデータを取り込む通常のフリップフロップであっ
て、ビット幅は１６ビットとなっている。

【００５８】このクロック同期型加算装置は、まず、マ
スターレベルラッチ群制御信号３２０３で、データ一時
記憶装置３２０１の４つの１６ビットの入力に対して、
それぞれ任意のクロック信号の立上りエッジで１６ビッ
トの入力データをデータ一時記憶装置３２０１に取り込
む指定をして、スレーブレベルラッチ制御信号３２０
５、スレーブレベルラッチ制御信号３２０６で、データ
一時記憶装置３２０１の４つのマスターレベルラッチに
保持している１６ビットのデータの中から２つの１６ビ
ットのデータを選択してクロック信号の立上りエッジの
タイミングで出力する。

【００５９】次に、データ一時記憶装置３２０１からク
ロック信号の立上りエッジのタイミングで出力された２
つの１６ビットのデータに対して、加算器３２０２で加
算を行ない、１７ビットの加算結果を出力する。

【００６０】さらに、この１７ビットの加算結果のうち
最上位ビットの１ビットを除く１６ビットのデータが、
クロック信号の立上りエッジのタイミングで、フリップ
フロップ３３０５に書き込まれる。

【００６１】上記構成をとることによって、クロック信
号に同期して、データ一時記憶装置３２０１に入力され
た４つの１６ビットデータのうち、２つの１６ビットデ
ータを選択して加算し、加算結果をクロック信号に同期
して、フリップフロップ３３０５にデータを格納すると
いう、クロック信号に同期する１６ビット加算装置をつ
くることができる。これはすなわち、従来のクロック信
号に同期して動作するデータ処理装置に比べて、従来例
で必要であったセレクタを削除できるため、セレクタで
の動作時間が削減できる。

【００６２】なお、本実施の形態はデータ処理部として
２入力加算をする処理部のクロック同期型データ処理装
置についての構成になっているが、２入力加算処理以外
のデータ処理についてのクロック同期型データ処理装置
を作ることができる。

【００６３】また、本実施の形態はデータのビット数が
１６ビットの場合のクロック同期型データ処理装置につ
いての構成となっているが、任意のビット数のデータに
ついてのクロック同期型データ処理装置を作ることがで
きる。

【００６４】また、本実施の形態はクロックの立上りエ
ッジのタイミングで動作するクロック同期型データ処理
装置についての構成となっているが、クロックの立ち下
がりエッジのタイミングで動作するクロック同期型デー
タ処理装置を作ることができる。本実施の形態はフリッ
プフロップ３３０５で加算器３２０２の出力を取り込む
構成についての説明を行なっているが、フリップフロッ
プ３３０５がない構成のクロック同期型データ処理装置
を作ることができる。

【００６５】（実施の形態４）図４は、クロック信号に
同期して動作するクロック同期型１６ビット加算装置に
ついての一実施の形態のブロック図である。

【００６６】図４中の４２０１は実施の形態２で例示し
ている、クロック信号の立上りエッジのタイミングで動
作する４段のシフトレジスタの形態を取ったデータ一時
記憶装置であって、ビット幅は１６ビットになってい
る。

【００６７】４２０２は、請求項９記載のデータ処理部
としての２入力加算器で、入力ビット数が１６ビットで
出力ビット数が１７ビットの加算器となっている。

【００６８】４２０５は、データ一時記憶装置４２０１
を構成するスレーブレベルラッチ２１０５を制御するス
レーブレベルラッチ制御信号であって、図２中のスレー
ブレベルラッチを制御する制御信号２０７１〜２０７４
に対応しており、データ一時記憶装置の４つのマスター
レベルラッチに格納されたデータのうち２つのデータの
選択を制御するものである。

【００６９】４２０６は、データ一時記憶装置４２０１
を構成するスレーブレベルラッチ２１０６を制御するス
レーブレベルラッチ制御信号であって、図２中のスレー
ブレベルラッチを制御する制御信号２０８１〜２０８４
に対応しており、データ一時記憶装置の４つのマスター
レベルラッチに格納されたデータのうち２つのデータの
選択を制御するものである。

【００７０】４３０１は、請求項１１、１２記載の第二
のデータ一時記憶装置としての、クロック信号の立上り
エッジでデータを取り込む通常のフリップフロップであ
って、ビット幅は１６ビットとなっている。

【００７１】このクロック同期型加算装置は、まず、デ
ータ入力から入力される１６ビットのデータをクロック
信号４１３０の立上りエッジに同期して順次取りこんで
いき、スレーブレベルラッチ制御信号４２０５とスレー
ブレベルラッチ制御信号４２０６とで、４つのマスター
レベルラッチに取り込まれている１６ビットのデータか
ら２つの１６ビットのデータを選択して、クロック信号
の立上りエッジのタイミングで出力する。

【００７２】次に、データ一時記憶装置４２０１からク
ロック信号の立上りエッジのタイミングで出力された２
つの１６ビットのデータに対して、加算器４２０２で加
算を行ない、１７ビットの加算結果を出力する。

【００７３】さらに、この１７ビットの加算結果のうち
最上位ビットの１ビットを除く１６ビットのデータが、
クロック信号の立上りエッジのタイミングで、フリップ
フロップ４３０１に書き込まれる。

【００７４】上記構成をとることによって、クロック信
号に同期して、データ一時記憶装置４２０１に時間的に
連続して入力された４つの１６ビットデータのうち、２
つの１６ビットデータを選択して加算し、加算結果をク
ロック信号に同期して、フリップフロップ４３０１にデ
ータを格納するという、クロック信号に同期する１６ビ
ット加算装置を作ることができる。これはすなわち、従
来のクロック信号に同期して動作するデータ処理装置に
比べて、従来例で必要であったセレクタを削除できるた
め、セレクタでの動作時間を削減することができる。

【００７５】なお、本実施の形態はデータ処理部として
２入力加算をする処理部のクロック同期型データ処理装
置についての構成になっているが、２入力加算処理以外
のデータ処理についてのクロック同期型データ処理装置
を作ることができる。

【００７６】また、本実施の形態はデータのビット数が
１６ビットの場合のクロック同期型データ処理装置につ
いての構成となっているが、任意のビット数のデータに
ついてのクロック同期型データ処理装置を作ることがで
きる。

【００７７】また、本実施の形態はクロックの立上りエ
ッジのタイミングで動作するクロック同期型データ処理
装置についての構成となっているが、クロックの立ち下
がりエッジのタイミングで動作するクロック同期型デー
タ処理装置を作ることができる。本実施の形態はフリッ
プフロップ４３０１で加算器４２０２の出力を取り込む
構成についての説明を行なっているが、フリップフロッ
プ４３０１がない構成のクロック同期型データ処理装置
を作ることができる。

【００７８】

【発明の効果】以上説明してきたように本発明のデータ
一時記憶装置は、従来のクロック信号の立上りエッジも
しくは立ち下がりエッジで動作するデータ一時記憶装置
と同程度の動作速度で動作する、複数個の内部に書き込
まれているデータから必要なデータを選択して出力する
ことができるクロック信号の立上りエッジもしくは立ち
下がりエッジで動作するデータ一時記憶装置を提供する
ことができる。

【００７９】以上説明してきたように本発明のクロック
同期型データ処理装置は、本発明であるセレクタ機能を
備えたデータ一時記憶装置を使用して構成しているため
に、従来のクロック同期型データ処理装置に比べて、セ
レクタ回路を削減することができ、このセレクタ回路の
遅延時間に相当する動作時間を短縮したクロック同期型
データ処理装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるクロック信号の
立上りエッジのタイミングでデータを取り込むデータ一
時記憶装置の１ビット分の回路図

【図２】本発明の実施の形態２におけるクロック信号の
立上りエッジのタイミングでデータを取り込むデータ一
時記憶装置の１ビット分の回路図

【図３】本発明の実施の形態３におけるクロック信号に
同期して動作する１６ビット加算装置のブロック図

【図４】本発明の実施の形態４におけるクロック信号に
同期して動作する１６ビット加算装置のブロック図

【図５】従来例のクロック信号の立上りエッジのタイミ
ングでデータを取り込むデータ一時記憶装置の回路図

【図６】従来例のクロック信号に同期して動作する１６
ビット加算装置のブロック図

【符号の説明】

１１０１〜１１０４ マスターレベルラッチ １１０５〜１１０６ スレーブレベルラッチ ２１０１〜２１０４ マスターレベルラッチ ２１０５〜２１０６ スレーブレベルラッチ ２１４１〜２１４３ スレーブレベルラッチ ３２０１ ４入力２出力のデータ一時記憶装置 ３２０２ ２入力加算器 ３３０５ フリップフロップ回路 ４２０１ ４入力２出力のデータ一時記憶装置 ４２０２ ２入力加算器 ４３０１ フリップフロップ回路

Claims (12)

【特許請求の範囲】
1. 【請求項１】 Ｎ個のマスターレベルラッチ（Ｎは２以
   上の自然数）と、Ｍ個のスレーブレベルラッチ（Ｍは自
   然数）とによって構成され、前記Ｎ個のマスターレベル
   ラッチはそれぞれ、クロック信号の第一の位相のタイミ
   ングで動作するマスターレベルラッチ制御信号によっ
   て、入力データを書き込むか、データを保持するかを制
   御され、 前記Ｍ個のスレーブレベルラッチは、それぞれ複数個の
   入力を持ち、前記複数個の入力が前記Ｎ個のマスターレ
   ベルラッチのＮ個の出力のうちの複数個の出力に接続さ
   れ、 前記Ｍ個のスレーブレベルラッチはそれぞれ、前記クロ
   ック信号の第二の位相のタイミングで動作するスレーブ
   ーレベルラッチ制御信号によって、前記複数個の入力の
   うち１つの入力を選択してデータを書き込むか、データ
   を保持するかを制御されることを特徴とするデータ一時
   記憶装置。
2. 【請求項２】 請求項１記載のデータ一時記憶装置にお
   いて、前記スレーブレベルラッチの複数個のデータ入力
   の個数がＮ個である、データ一時記憶装置。
3. 【請求項３】 Ｎ個のマスターレベルラッチ（Ｎは２以
   上の自然数）と、Ｍ個の第一のスレーブレベルラッチ
   （Ｍは自然数）と、Ｋ個の第二のスレーブレベルラッチ
   （Ｋ≦Ｎ：Ｋは自然数）とによって構成され、前記Ｎ個
   のマスターレベルラッチはそれぞれ、クロック信号の第
   一の位相のタイミングで動作するマスターレベルラッチ
   制御信号によって、入力データを書き込むか、データを
   保持するかを制御され、 前記Ｍ個の第一のスレーブレベルラッチは、それぞれ複
   数個の入力を持ち、前記複数個の入力が前記Ｎ個のマス
   ターレベルラッチのＮ個の出力のうちの複数個の出力に
   接続され、 前記Ｍ個の第一のスレーブレベルラッチはそれぞれ、前
   記クロック信号の第二の位相のタイミングで動作する第
   一のスレーブーレベルラッチ制御信号によって、前記複
   数個の入力のうち１つの入力を選択してデータを書き込
   むか、データを保持するかを制御され、 前記Ｋ個の第二のスレーブレベルラッチの入力はそれぞ
   れ、前記Ｎ個のマスターレベルラッチのうちのＫ個のマ
   スターレベルラッチの出力に接続され、 前記Ｋ個の第二のスレーブレベルラッチはそれぞれ、前
   記クロック信号の第一の位相のタイミングと逆位相のタ
   イミングで動作する第二のスレーブレベルラッチ制御信
   号によって、データを書き込むか、データを保持するか
   を制御され、前記Ｎ個のマスターレベルラッチのうちＬ
   個（Ｌ≦Ｋ：Ｌは０以上の整数）のマスターレベルラッ
   チの入力が、前記Ｋ個のスレーブレベルラッチの出力に
   接続していることを特徴とするデータ一時記憶装置。
4. 【請求項４】 請求項３記載のデータ一時記憶装置にお
   いて、前記第一のスレーブレベルラッチの複数個のデー
   タ入力の個数がＮ個である、データ一時記憶装置。
5. 【請求項５】 クロック信号に同期してデータを出力す
   ることができるデータ一時記憶装置と、前記データ一時
   記憶装置の出力データに対してデータ処理をして出力す
   るデータ処理部とによって構成され、 前記データ一時記憶装置が、 Ｎ個のマスターレベルラッチ（Ｎは２以上の自然数）
   と、Ｍ個のスレーブレベルラッチ（Ｍは自然数）とによ
   って構成され、前記Ｎ個のマスターレベルラッチはそれ
   ぞれ、前記クロック信号の第一の位相のタイミングで動
   作するマスターレベルラッチ制御信号によって、入力デ
   ータを書き込むか、データを保持するかを制御され、 前記Ｍ個のスレーブレベルラッチは、それぞれ複数個の
   入力を持ち、前記複数個の入力が前記Ｎ個のマスターレ
   ベルラッチのＮ個の出力のうちの複数個の出力に接続さ
   れ、 前記Ｍ個のスレーブレベルラッチは、それぞれ前記クロ
   ック信号の第二の位相のタイミングで動作するスレーブ
   ーレベルラッチ制御信号によって、前記複数個の入力の
   うち１つの入力を選択してデータを書き込むか、データ
   を保持するかを制御されることを特徴とするデータ一時
   記憶装置であることを特徴とするクロック同期型データ
   処理装置。
6. 【請求項６】 請求項５記載のクロック同期型データ処
   理装置において、前記データ一時記憶装置の前記スレー
   ブレベルラッチの複数個のデータ入力の個数がＮ個であ
   る、クロック同期型データ処理装置。
7. 【請求項７】 請求項５記載のクロック同期型データ処
   理装置において、前記データ処理部の出力を、前記クロ
   ック信号に同期してデータを取り込むことができる第二
   のデータ一時記憶装置を持った、クロック同期型データ
   処理装置。
8. 【請求項８】 請求項６記載のクロック同期型データ処
   理装置において、前記データ処理部の出力を、前記クロ
   ック信号に同期してデータを取り込むことができる第二
   のデータ一時記憶装置を持った、クロック同期型データ
   処理装置。
9. 【請求項９】 クロック信号に同期してデータを出力す
   ることができるデータ一時記憶装置と、前記データ一時
   記憶装置の出力データに対してデータ処理をして出力す
   るデータ処理部とによって構成され、 前記データ一時記憶装置が、 Ｎ個のマスターレベルラッチ（Ｎは２以上の自然数）
   と、Ｍ個の第一のスレーブレベルラッチ（Ｍは自然数）
   と、Ｋ個の第二のスレーブレベルラッチ（Ｋ≦Ｎ：Ｋは
   自然数）とによって構成され、前記Ｎ個のマスターレベ
   ルラッチはそれぞれ、クロック信号の第一の位相のタイ
   ミングで動作するマスターレベルラッチ制御信号によっ
   て、入力データを書き込むか、データを保持するかを制
   御され、 前記Ｍ個の第一のスレーブレベルラッチは、それぞれ複
   数個の入力を持ち、前記複数個の入力が前記Ｎ個のマス
   ターレベルラッチのＮ個の出力のうちの複数個の出力に
   接続され、 前記Ｍ個の第一のスレーブレベルラッチはそれぞれ、前
   記クロック信号の第二の位相のタイミングで動作する第
   一のスレーブーレベルラッチ制御信号によって、前記複
   数個の入力のうち１つの入力を選択してデータを書き込
   むか、データを保持するかを制御され、 前記Ｋ個の第二のスレーブレベルラッチの入力はそれぞ
   れ、前記Ｎ個のマスターレベルラッチのうちのＫ個のマ
   スターレベルラッチの出力に接続され、 前記Ｋ個の第二のスレーブレベルラッチはそれぞれ、前
   記クロック信号の第一の位相のタイミングと逆位相のタ
   イミングで動作する第二のスレーブレベルラッチ制御信
   号によって、データを書き込むか、データを保持するか
   を制御され、 前記Ｎ個のマスターレベルラッチのうちＬ個（Ｌ≦Ｋ：
   Ｌは０以上の整数）のマスターレベルラッチの入力が、
   前記Ｋ個のスレーブレベルラッチの出力に接続している
   ことを特徴とするデータ一時記憶装置であることを特徴
   とするクロック同期型データ処理装置。
10. 【請求項１０】 請求項９記載のクロック同期型データ
    処理装置において、前記データ一時記憶装置の前記スレ
    ーブレベルラッチの複数個のデータ入力の個数がＮ個で
    ある、クロック同期型データ処理装置。
11. 【請求項１１】 請求項９記載のクロック同期型データ
    処理装置において、前記データ処理部の出力を、前記ク
    ロック信号に同期してデータを取り込むことができる第
    二のデータ一時記憶装置を持った、クロック同期型デー
    タ処理装置。
12. 【請求項１２】 請求項１０記載のクロック同期型デー
    タ処理装置において、前記データ処理部の出力を、前記
    クロック信号に同期してデータを取り込むことができる
    第二のデータ一時記憶装置を持った、クロック同期型デ
    ータ処理装置。