JP3092181B2

JP3092181B2 - 高速アービトレーション回路

Info

Publication number: JP3092181B2
Application number: JP03056439A
Authority: JP
Inventors: 進治京江; 健吉久保
Original assignee: Fujitsu Ltd; PFU Ltd
Current assignee: Fujitsu Ltd; PFU Ltd
Priority date: 1991-03-20
Filing date: 1991-03-20
Publication date: 2000-09-25
Anticipated expiration: 2015-09-25
Also published as: JPH04291440A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バスシステムにおける
アービトレーション回路に関する。図３は、通常のバス
システムの構成例を示した図である。マルチプロセッサ
システムのように、複数の装置 (以下、デバイスとい
う) 2 が共通データバス 1に接続されているバスシステ
ムにおいては、該接続されているデバイス 2の内、ある
デバイス 2が該共通データバス1にデータの転送を開始
する際、該デバイス 2は、該共通データバス1の制御権
(使用権) を獲得しなければならない。

【０００２】このようなデバイス 2を、ここでは、マス
タモジュールと呼ぶことにするが、該共通データバス 1
には、複数のマスタモジュール 2が同時にバス獲得要求
を行うことがあり、この時に、該バス獲得要求の衝突が
発生し、どのマスタモジュール 2が最初に、該共通デー
タバス 1を使用するかを決定しなければならない。この
過程を、一般的にアービトレーションと呼んでいる。

【０００３】このようなアービトレーションの手法の一
つとして、各デバイス2にアービトレーション回路 20
を設けて、各デバイス 2に互いに異なるｎビットのアー
ビトレーション番号(d0 〜dn-1) を割当て、各デバイ
ス 2のアービトレーション回路 20 においては、上記共
通データバス 1を使用したいマスタモジュール 2が、自
己に割当てられているアービトレーション番号(d0 〜dn
-1) を、バス獲得制御バス 3に出力し、該バス獲得制
御バス 3上に出力されているアービトレーション番号(A
0 〜An-1) とビット対応でレベル比較を行い、ある重
みのビットｉに対応する信号線(di)のレベルが、該バス
獲得制御バス 3上に出力されているアービトレーション
番号の該ビットｉのレベル(Ai)より等しいか、高いと
きには、該ビットｉより下位のビット（ｉ−１）のアー
ビトレーション番号を、該バス獲得制御バス 3に出力
し、該重みのビットｉに対応する信号線のレベルが、該
バス獲得制御バス 3上に出力されているアービトレーシ
ョン番号の該ビットｉのレベルより低いときには、そ
のビットｉより下位のビット（ｉ−１）のアービトレー
ション番号が、該バス獲得制御バス 3に出力されるの
を抑止するように動作させることで、該バス獲得制御バ
ス 3上には、その時点での最高レベルのアービトレーシ
ョン番号が確定され、該バス獲得制御バス3上のアービ
トレーション番号と同じ番号のマスタモジュール 2
が、共通データバス 1のバス使用権を得る方式が知られ
ている。

【０００４】このようなアービトレーション方式におい
ては、各デバイスに割当てられているアービトレーショ
ン番号がｎビットで構成されているとき、各マスタモ
ジュールが自己のアービトレーション番号を出力し
て、該バス獲得制御バス 3上のアービトレーション番号
が確定する迄の時間 (以下、アービトレーションタイ
ムという) が、例えば、ｎ²,又は、ｎの係数で増大する
問題があり、最近のように、デバイスの数が多くなって
くると、そのアービトレーションタイムが無視できなく
なる。

【０００５】従って、該アービトレーション番号を構
成しているビット数ｎに関係しないアービトレーション
タイムの得られるアービトレーション回路が必要とされ
る。

【０００６】

【従来の技術】図4〜図7は、従来のアービトレーション
回路を説明する図であり、図4(a) は各ビットのアービト
レーション論理の出力を下位ビットに伝達する回路の例
を示し、図５(b) は、各上位ビットのアービトレーショ
ン論理の出力を、下位の各ビットに分配して、各ビット
のアービトレーション論理を構成した回路の例を示し、
図６(c) は各ビットでのアービトレーション論理の真理
値表を示している。

【０００７】上記のアービトレーション方式では、全て
のマスタモジュール 2に、単一のアービトレーション番
号(d0 〜dn-1) を割当て、バスの獲得を要求する全て
のマスタモジュール 2は、この番号に対応するｎ本の
信号線(A0 〜An-1) からなるバス獲得制御バス 3上に、
ドットオアで出力する。

【０００８】従って、該バス獲得制御バス 3上には、ア
ービトレーションに参加したマスタモジュール 2のアー
ビトレーション番号の論理和が示されると共に、各マ
スタモジュール 2内のアービトレーション回路 20 にお
いて、該アービトレーションに参加した各マスタモジュ
ールが、自らのアービトレーション番号と、上記バス
獲得制御バス 3に示されたアービトレーション番号と
の一致を判定して、該共通データバス 1を獲得できたか
どうかを認識する。

【０００９】このアービトレーション判定論理の真理値
表を示したものが、図６(c) である。ここで、論理
“１”が論理“０”より高レベルにあるものとし、マス
タモジュール 2側のアービトレーション番号(d0 〜dn-
1) と、バス獲得制御バス 3上のアービトレーショ
ン番号(A0 〜An-1) との両方を、説明の便宜上、正論
理で示してある。

【００１０】本方式のアービトレーション判定論理にお
いては、バス獲得制御バス 3上のアービトレーション番
号(A0 〜An-1) よりレベルが等しいか, 高い、各アー
ビトレーションに参加したマスタモジュール 2のアービ
トレーション番号(d0 〜dn-1) を、該バス獲得制御バ
ス 3上に出力するようにしている。

【００１１】即ち、各ビットｉにおいて、マスタモジュ
ール 2側のアービトレーション番号が、バス獲得制御
バス 3上のアービトレーション番号と、レベルが等し
いか、高いときには、下位のビット(i-1) を、該バス獲
得制御バス 3上に出力し、該マスタモジュール 2側のア
ービトレーション番号が、バス獲得制御バス 3上のア
ービトレーション番号よりレベルが低いときには、最
早下位ビットでの該バス獲得制御バス 3との比較をする
必要がないとして、該下位ビット(i-1) での該バス獲得
制御バス 3上に出力することを抑止する。

【００１２】図６(c) の真理値表で説明すると、バス側
とモジュール側の論理値が、それぞれ、“00”“01”
“11" であるとき、マスタモジュール 2側のアービトレ
ーションレベルが等しいか, 又は、高いので、この論理
条件をときには、下位ビット(i-1) が、バス獲得制御バ
ス 3に出力されるが、バス側とモジュール側の論理値
が、“10”であるときには、マスタモジュール 2側のア
ービトレーションレベルが、バス側のアービトレーショ
ンレベルより低いので、この論理条件のときには、下位
ビット(i-1) が、バス獲得制御バス 3に出力されるを抑
止する。

【００１３】

【発明が解決しようとする課題】図４(a) は、この論理
条件をシリアル回路で構成したものであり、「COMPET
E」は当該アービトレーション回路 20 を持つマスタモ
ジュール 2でのバス獲得要求信号を示し、「WIN 」はバ
スの獲得を示している。

【００１４】該アービトレーション回路 20 の、各段の
最初のアンド回路 200で、上記アービトレーション番号
(d0 〜d6) を、バス獲得制御バス 3に出力し、オア回路
201で、上記論理条件を判定して、次のアンド回路 202
で、下位ビットへの伝達の抑止制御を行っている。

【００１５】そして、あるマスタモジュール 2のアービ
トレーション番号(d0 〜d6) の全てのビット (本例にお
いては、７ビット構成）において、バス側のアービトレ
ーションレベルと等しいか、高いときには、当該マスタ
モジュール 2のアービトレーション番号が、バス獲得
制御バス 3上に出力され、該バス獲得制御バス 3上のア
ービトレーション番号は、該マスタモジュール 2のア
ービトレーション番号に等しくなることで、該マスタ
モジュール 2のアービトレーション回路 20 では、バス
獲得信号(WIN) を得ることができる。

【００１６】競合する各マスタモジュール 2が、各自の
アービトレーション番号を出力するときに、バス獲得
制御バス 3上に安定したアービトレーション番号、即
ち、最高レベルのアービトレーション番号が確定する迄
の時間、即ち、前述のアービトレーションタイムは、上
記図４(a) に示したアービトレーション回路 20 の場
合、該アービトレーションに複数のマスタモジュール 2
が参加していると、重みの高い上位ビットから順に重み
の低い下位ビットに向かって、その出力状態が遷移して
いるので、該アービトレーションタイムは比較的に大き
い。

【００１７】この場合のアービトレーションタイム (Ｔ
ａｒｂ）は、例えば、文献「“米国電気電子工学協会,
マイクロ,D.M. タウ著,1984 年８月，28頁〜41頁”
｛“IEEEMicro,D.M.Taub,1984,8,P28〜P41 ｝」に示さ
れているように、ｎビットのアービトレーション番号
を持つ場合、Ｔａｒｂ＝４ｔｐ＋（ｎ＋１）ｔ’ ここで、ｔｐは、バス（バス獲得制御バス）の伝播遅延
時間，ｔ’はアービトレーション回路の遅延時間ｎはビット数即ち、ビット数ｎに比例して所要時間が増大していくこ
とになる。但し、上記図４(a) に示したアービトレーシ
ョン回路の場合には、上位のビットから下位ビットへの
遷移するのに、否定, オア, アンド２段の、ｎ−１回分
の遅延時間ｔ’が必要であるため、この回路構成では、
ｎ²の係数で増大することになる。

【００１８】この遅延時間の増加を避ける為に、例え
ば、図５(b) に示した回路構成をとる方式が知られてい
る。この回路構成については、例えば、文献「“ＩＢＭ
マニュアル，Ｓ−２，マイクロチャネルアーキテクチャ
アービトレーション”，“ＩＢＭマニュアル，Ｓ−２，
Micro Channel Architecture Arbitoration ”」に示さ
れている。

【００１９】この回路構成では、各ビットでのアービト
レーション論理（論理和）条件が、各ビットのアービト
レーション論理回路に論理積の形で入力されていて、各
ビットの出力が図４(a) のように、下位ビットに向かっ
て遷移することがないので、ｎビットのアービトレーシ
ョンバスを持つ場合の所要時間は、上記 D.M. タウ氏が
示している遅延時間「Ｔａｒｂ」となるが、ｎの係数で
増大する問題が残る。

【００２０】図７は、従来のアービトレーション回路で
の遅延時間の増加を説明する図である。本図において
は、アービトレーション番号を、例えば、５ビットで
構成し、バス獲得を要求しているマスタモジュール 2が
３個の例を示している。

【００２１】マスタモジュール(1) 2 のアービトレーシ
ョン番号は "01111"で、マスタモジュール(2) 2 のア
ービトレーション番号は "10011"で、マスタモジュー
ル(3) のアービトレーション番号が "10101"であった
とする。

【００２２】この場合に、バス獲得制御バス 3に、最高
レベルのアービトレーション番号 "10101"が確定する
迄の時間を見ると以下のようになる。先ず、「フェーズ
１」において、各マスタモジュール(1),(2),(3) 2 のア
ービトレーション番号の論理和 "11111"が、バス獲得
制御バス 3上のアービトレーション番号として見え
る。この状態になるのに、該アービトレーション回路 2
0 が動作するので、上記ｔ’の遅延がかかる。

【００２３】ここで、該バス獲得制御バス 3上のアービ
トレーション番号 "11111"と、それぞれのアービトレ
ーション番号とが、上記図６(c) に示した論理条件で
比較される。

【００２４】従って、「フェーズ１」の結果の、該バス
獲得制御バス 3上のアービトレーション番号"11111"
を基に決定される「フェーズ２」では、各マスタモジュ
ール(1),(2),(3) 2 のアービトレーション回路 20 にお
いて、バス獲得制御バス 3上のアービトレーション番号
よりレベルが低い各アービトレーション番号の、当
該桁より下位のビットの信号がバス獲得制御バス 3へ出
力されるのを抑止する。その結果、該バス獲得制御バス
3へ出力されるそれぞれのアービトレーション番号
は、図示されている如くに、それぞれ、見掛け上"0000
0","10000","10000" となり、該バス獲得制御バス 3上
のアービトレーション番号は、"10000" に変わる。こ
の状態になるのに、さらに、上記ｔ’の遅延がかかる。

【００２５】次の「フェーズ３」では、該バス獲得制御
バス 3上のアービトレーション番号"10000" と、各マ
スタモジュールのアービトレーション番号とが比較さ
れ、「フェーズ２」で抑止されたマスタモジュール(2)
のビット信号がバス獲得制御バス 3へ出力されるので、
このフェーズでの各マスタモジュールの、該バス獲得制
御バス 3へ出力される見掛け上のアービトレーション番
号は“00000","10011","10101"となり、バス獲得制御
バス 3上のアービトレーション番号は“10111"とな
る。この状態になるのに、さらに、上記ｔ’の遅延がか
かる。

【００２６】同様にして、次の「フェーズ４」では、バ
ス獲得制御バス 3上のアービトレーション番号よりレ
ベルが低い、マスタモジュール(2) のアービトレーショ
ン番号の、当該桁より下位のビット信号がバス獲得制
御バス 3へ出力されるのを抑止する。これにより、見掛
け上のアービトレーション番号は、それぞれ、"0000
0","10000","10100" となり、バス獲得制御バス 3上の
アービトレーション番号は“10100"となる。この状態
になるのに、さらに、上記ｔ’の遅延がかかる。

【００２７】そして、「フェーズ５」では、各マスタモ
ジュール 2から、該バス獲得制御バス 3へ出力される見
掛け上のアービトレーション番号は、それぞれ、"0000
0","10000","10101" となり、バス獲得制御バス 3上の
アービトレーション番号は“10101"となり、最上位レ
ベルのアービトレーション番号に確定し、該アービト
レーション番号を持つマスタモジュール(3) 2 のアー
ビトレーション回路 20では、バス獲得信号「WIN 」を
得ることができる。この状態になるのにも, やはり、さ
らに、上記ｔ’の遅延がかかる。

【００２８】このようなケースでは、５ビットのアービ
トレーション番号を持つ場合、該アービトレーション回
路 20 では６ｔ’の遅延が必要となり、上記 D.M. タウ
氏が算出している遅延時間の理論値「（ｎ＋１）ｔ’」
と一致する。

【００２９】このように、従来方式のアービトレーショ
ン番号を、上記図５(b) に与える方式では、最悪、該
アービトレーション番号の上位ビットから１ビットず
つ確定することになり、ビット数ｎに比例する遅延時間
を必要とする問題があり、該マスタモジュール (デバイ
ス) 2 の数が多くなってくると、該アービトレーション
処理に要する時間が無視することができなくなるという
問題があった。

【００３０】本発明は上記従来の欠点に鑑み、バスシス
テムにおけるアービトレーション回路において、マスタ
モジュールに与えられるアービトレーション番号のビッ
ト数ｎに関係しないアービトレーション時間「Ｔａｒ
ｂ」を得ることができるアービトレーション回路を提供
することを目的とするものである。

【００３１】

【課題を解決するための手段】上記の問題点は下記の如
くに構成したアービトレーション回路によって解決され
る。

【００３２】複数のデバイス２が接続されたバスシステ
ムにおけるバス１の制御権を確定するアービトレーショ
ン回路２０であって、バス１に接続されているデバイス
の数よりも少ないバス獲得制御バス３を用い、全てのデ
バイス２に互いに異なるアービトレーション番号が割
当てられ、各デバイスのアービトレーション回路２０が
前記バス獲得制御バス３に出力したバス獲得制御バス上
のアービトレーション番号と、自己のアービトレーシ
ョン番号とをビット対応で比較し、自己のアービトレ
ーション番号の、ある桁のビットが“０" で、バス獲
得制御バス３上の同じ桁のビットが“１" のとき、該デ
バイス２のアービトレーション番号の下位の桁のビット
の信号を上記バス獲得制御バス３に出力することを抑止
し、バスの制御権を確定するアービトレーション回路２
０において、該アービトレーション番号の各ビットの
“１" と“１" との間に“０" が挿入されることのない
ビット列で構成される番号を、各デバイスのアービトレ
ーション番号として割当てるように構成する。

【００３３】

【作用】本発明においては、各マスタモジュールに割当
てるアービトレーション番号は、該アービトレーショ
ン番号の各ビットの“１”と“１”との間に“０”が
挿入されることのないビット列で構成されるように決定
される。

【００３４】即ち、 2ⁿ,2^n-1,・・・ 2ⁱ,2^i-1,・・・2⁰
の重みの、それぞれに対応するビット列を、bn,bn-1,・
・・bi,bi-1,・・・b0とすると、bi=1,bk=1(ｉ＞ｋ) の
とき、ｉ＞ｓ＞ｋなるｓに対して、bs=1であるビット構
成の番号として決定される。

【００３５】このような番号の数列の例として、例え
ば、ｎ＝４のとき、0,1,2,3,4,6,7,8,12,14,15が得られ
ることは、各数列をビット展開することで容易に理解さ
れることである。

【００３６】このような数列で構成される番号をアービ
トレーション番号として、各マスタモジュールに与え
た場合、図７の「フェーズ３」以降のごとき、上記アー
ビトレーション回路における、バス獲得制御バス上のア
ービトレーション番号との一致検出において、勝利す
べきマスタモジュールのアービトレーション番号の下
位ビットが、敗北すべきマスタモジュールの上位ビット
の影響で、ビット出力が停止されることがなく、レベル
が低くて敗北すべきマスタモジュールのアービトレーシ
ョン番号のビットは、該バス獲得制御バスに出力され
るのが抑止された後、再度、出力されることがないの
で、高々、２フェーズのアービトレーション処理で、勝
利者が決定され、アービトレーション番号を構成して
いるビット数ｎに関係しなくなる。

【００３７】従って、アービトレーションに要する時間
を短縮することができ、参加するマスタモジュールの数
に関係しないので、マスタモジュールの数が多くなれば
なる程、顕著な時間短縮効果が得られる。

【００３８】

【実施例】以下本発明の実施例を図面によって詳述す
る。図１は本発明の一実施例を示した図であり、図２は
本発明のアービトレーション回路のＰＬＤ素子での構成
例を説明する図である。

【００３９】本発明においては、バスシステムにおい
て、該バスに接続されている全てのデバイス (マスタモ
ジュール) 2 に、互いに異なるｎビットのアービトレー
ション番号を割当て、各デバイス (マスタモジュー
ル) 2 がバスの制御権を獲得するために設けたアービト
レーション回路 20 において、上記ｎビットからなるア
ービトレーション番号を該ｎビットからなるバス獲得
制御バス 3に出力し、該ｎ本からなるバス獲得制御バス
3上のアービトレーション番号とビット対応でレベル
比較し、ある重みのビットｉに対応する信号線のレベル
が、該バス獲得制御バス 3上の同じビットｉの信号線の
出力より下位レベルにあるとき、該デバイス2のアービ
トレーション番号の下位のビット番号（ｉ−１）の信
号を、上記バス獲得制御バス 3に出力することを抑止し
て、該バス獲得制御バス 3上に最も高いレベルのアービ
トレーション番号が確定されることで、該アービトレ
ーション番号と同じ番号のアービトレーション番号
を持つデバイス2がバス（共通データバス 1）の使用権
を得る方式の上記アービトレーション回路 20 を備えた
各デバイス 2に、各ビットの“１”と“１”との間に
“０”が挿入されることのないビット列の番号を、各デ
バイス 2のアービトレーション番号として割当て、該
アービトレーション回路 20 でバス獲得制御バス 3上の
アービトレーション番号とビット対応で比較する手段
が本発明を実施するのに必要な手段である。尚、全図を
通して同じ符号は同じ対象物を示している。

【００４０】以下、図３〜図７を参照しながら図１，図
２によって、本発明のアービトレーション回路の構成と
動作を説明する。先ず、本発明においては、前述のよう
に、各ビットの“１”と“１”との間に“０”が挿入さ
れることのないビット列の番号、例えば、該番号の列
が、４ビットで構成される場合には、0,1,2,3,4,6,7,8,
12,14,15を、各デバイス 2のアービトレーション番号
として割当てる。

【００４１】各デバイス 2においては、前述の共通デー
タバス 1を使用したい場合、図６(c) に示した真理値表
を持つ、図５(b)に示したアービトレーション回路 20
に、自己のアービトレーション番号を入力し、バス獲
得制御バス 3に出力する。

【００４２】図１は、該アービトレーション番号が５
ビットで構成されている場合において、バスの制御権を
獲得するデバイス（マスタモジュール)(1),(2) 2のアー
ビトレーション番号が、それぞれ、"14"(01110),"3"
(00110)の場合のアービトレーション処理を示してい
る。

【００４３】一般に、番号が大きい方のマスタモジュー
ルが、アービトレーション処理で勝利者になるものとす
ると、番号“14”を持つマスタモジュール(1) 2 が勝利
者になる筈である。

【００４４】前述のアービトレーション論理で考える
と、本発明の場合、フェーズ１：マスタモジュール(1) 2 と、マスタモジュ
ール(2)2 のアービトレーション番号の論理和が、バ
ス獲得制御バス 3に出力される。

【００４５】図１の例では、"01110" で示すアービトレ
ーション番号が、該バス獲得制御バス 3に現れる。フェーズ２：このバス獲得制御バス 3上のアービトレー
ション番号と、各マスタモジュール(1),(2) 2 のアー
ビトレーション番号とが、上記アービトレーション回
路 20 において比較される。

【００４６】本発明の場合、アービトレーション番号
の各ビットの“１”と“１”との間に“０”が挿入され
ることのないように構成されているので、勝利者のマス
タモジュール(1) 2 のアービトレーション番号 "0111
0"の出力は、どのビットも停止されることなく該バス獲
得制御バス 3上に出力され、敗北するマスタモジュール
(2) 2 のアービトレーション番号“00110"は、全ビッ
ト出力が、該バス獲得制御バス 3上のアービトレーショ
ン番号“01110"よりレベル低くなっているので、全て
のビット出力が停止されように作用する結果、本フェー
ズ２で、該バス獲得制御バス 3上のアービトレーション
番号は確定され、該アービトレーション番号と等し
いアービトレーション番号を持つ、マスタモジュール
(1) 2 がバスの使用権を得る、即ち、勝利者になる。

【００４７】本発明においては、上記のように、フェー
ズ１の状態になるのに、ｔ’の遅延時間を必要とし、フ
ェーズ２の状態になるのに、ｔ’の遅延時間を必要と
し、勝者、即ち、本実施例では、マスタモジュール(1)
2 が、自己のアービトレーション回路 20 でバスの使用
権が得られたことを示す信号(WIN) を得るのに、ｔ’を
必要とし、合計、３ｔ’のアービトレーション論理遅延
が生じることになる。

【００４８】前述の、D.M.タウ氏の理論によれば、アー
ビトレーションタイムとして、バス獲得制御バス 3での
伝播遅延時間ｔｐとした場合、アービトレーションタイ
ムはＴａｒｂ＝４ｔｐ＋アービトレーション回路の論理遅延となるので、本発明のアービトレーション回路 20 で
は、Ｔａｒｂ＝４ｔｐ＋３ｔ’ となり、アービトレーション番号を構成しているビット
数ｎには関係しなくなるという特徴がある。

【００４９】従って、本発明のアービトレーション回路
20 では、参加するマスタモジュール 2の数が多くなれ
ばなる程、従来方式に比較して、アービトレーションに
要する時間の短縮効果が大きくなる。

【００５０】次に、図２により、本発明のアービトレー
ション回路 20 をＰＬＤ素子（プログラマブルロジック
デバイス）で構成した場合の効果について説明する。図
２(a) は、アービトレーション回路 20 ｛図４(a),図５
(b) 参照｝において、アービトレーション番号が４ビッ
トで構成される場合の論理を、バス獲得制御バス 3上の
最下位ビットＡ０（但し、負論理）を得る論理式で示し
たものである。

【００５１】ここで、Ａ０〜Ａ３は、バス獲得制御バス
3上のアービトレーション番号の信号を示し、ｄ０〜
ｄ３は、マスタモジュール 2側のアービトレーション番
号を示している。

【００５２】図５(b) で示したアービトレーション回路
20 を、ＰＬＤ素子で実現する場合、該ＰＬＤ素子は、
原理的にアンド−オア論理であるので、上記論理式をア
ンド−オア論理に展開して構成する必要がある。

【００５３】図２(a) で示した論理式をアンド−オア論
理に展開すると、図２(b) のとおりとなり、８積項必要
とするが、本発明の場合、該アービトレーション回路 2
0 に入力されるビット列は、各ビットの“１”と“１”
との間に“０”が挿入されることのないように構成され
ているので、図２(c) に示した積項は論理“０”となる
ことから、本発明のアービトレーション回路 20 では不
要となり、最終的には、図２(d) に示したように、４積
項のアンド−オア論理で実現することができ、回路構成
を簡単にすることができる効果も得られる。

【００５４】

【発明の効果】以上、詳細に説明したように、本発明の
アービトレーション回路は、バスシステムにおいて、該
バスに接続されている全てのデバイス (マスタモジュー
ル) 2に、互いに異なるｎビットのアービトレーション
番号を割当て、各デバイス (マスタモジュール) 2 が
バスの制御権を獲得するために設けたアービトレーショ
ン回路 20 において、上記ｎビットからなるアービトレ
ーション番号を該ｎビットからなるバス獲得制御バス
3に出力し、該ｎ本からなるバス獲得制御バス 3上のア
ービトレーション番号とビット対応でレベル比較し、
ある重みのビットｉに対応する信号線のレベルが、該バ
ス獲得制御バス 3上の同じビットｉの信号線の出力より
下位レベルにあるとき、該デバイス 2のアービトレーシ
ョン番号の下位のビット番号（ｉ−１）の信号を、上
記バス獲得制御バス 3に出力することを抑止して、該バ
ス獲得制御バス 3上に最も高いレベルのアービトレーシ
ョン番号が確定されることで、該アービトレーション
番号と同じ番号のアービトレーション番号を持つデ
バイス 2がバスの使用権を得る方式の上記アービトレー
ション回路 20 を備えた各デバイス 2に、各ビットの
“１”と“１”との間に“０”が挿入されることのない
ビット列の番号を、各デバイス 2のアービトレーション
番号として割当て、該アービトレーション回路 20 で
バス獲得制御バス3上のアービトレーション番号とビ
ット対応で比較するようにしたものであるので、アービ
トレーションタイムがアービトレーション番号を構成
しているビット数ｎに関係しなくなり、該アービトレー
ションタイムを大幅に短縮できる効果がある。又、該ア
ービトレーション回路を、ＰＬＤ素子の如き、アンド−
オア論理で実現する場合、回路構成を簡略化できる効果
がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示した図

【図２】本発明のアービトレーション回路のＰＬＤ素子
での構成例を説明する図

【図３】通常のバスシステムの構成例を示した図

【図４】従来のアービトレーション回路を説明する図
（その１）

【図５】従来のアービトレーション回路を説明する図
（その２）

【図６】従来のアービトレーション回路を説明する図
（その３）

【図７】従来のアービトレーション回路を説明する図
（その４）

【符号の説明】

1 共通データバス 2 デバイス, 又は、マスタモジュール 20 アービトレーション回路 3 バス獲得制
御バス各デバイスに割当てられているアービトレーショ
ン番号(d0 〜dn-1) バス獲得制御バス上のアービトレーション番号(A
0 〜An-1)

───────────────────────────────────────────────────── フロントページの続き (72)発明者久保健吉神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (56)参考文献特開昭63−223853（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/362 G06F 13/374

Claims

(57)【特許請求の範囲】

【請求項１】複数のデバイスが接続されたバスシステ
ムにおけるバスの制御権を確定するアービトレーション
回路であって、バスに接続されているデバイスの数よりも少ないバス獲
得制御バスを用い、全てのデバイスに互いに異なるアー
ビトレーション番号が割当てられ、各デバイスのアービトレーション回路が前記バス獲得制
御バスに出力したバス獲得制御バス上のアービトレーシ
ョン番号と、自己のアービトレーション番号とをビット
対応で比較し、自己のアービトレーション番号の、ある桁のビットが
“０" で、バス獲得制御バス上の同じ桁のビットが
“１" のとき、該デバイスのアービトレーション番号の
下位の桁のビットの信号を上記バス獲得制御バスに出力
することを抑止し、バスの制御権を確定するアービトレ
ーション回路において、該アービトレーション番号の各ビットの“１" と“１"
との間に“０" が挿入されることのないビット列で構成
される番号を、各デバイスのアービトレーション番号と
して割当てることを特徴とする高速アービトレーション
回路。