JP2008147809A - モータ制御装置およびａ／ｄ変換器 - Google Patents
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Abstract
【課題】インバータと制御部との絶縁対策がとられた場合においても、コストアップを抑制しつつ、Ａ／Ｄ変換精度を向上させる。
【解決手段】ΔΣ変調型Ａ／Ｄ変換器とデジタルフィルタ２６との間にはフォトカプラを挿入することにより、高電圧が印加されるインバータ５を制御部から絶縁するとともに、１ビットＤ／Ａ変換器２５および遅延器２４には、ＰＬＬ回路２７を介してクロック信号ＡＤＣＬＫを供給しながら、ΔΣ変調型Ａ／Ｄ変換器を動作させる。
【選択図】 図５
【解決手段】ΔΣ変調型Ａ／Ｄ変換器とデジタルフィルタ２６との間にはフォトカプラを挿入することにより、高電圧が印加されるインバータ５を制御部から絶縁するとともに、１ビットＤ／Ａ変換器２５および遅延器２４には、ＰＬＬ回路２７を介してクロック信号ＡＤＣＬＫを供給しながら、ΔΣ変調型Ａ／Ｄ変換器を動作させる。
【選択図】 図５
Description
本発明はモータ制御装置およびＡ／Ｄ変換器に関し、特に、モータ制御装置の電流または電圧の検出に用いられるΔΣ変調型Ａ／Ｄ変換器に適用して好適なものである。
モータ制御では、交流電源から出力された交流電圧をコンバータにて直流に変換し、コンバータにて変換された直流をインバータにて交流電圧に変換しながらモータを駆動する方法がある。そして、モータをデジタル量にて制御すれば、アナログ量による制御方法に比べて高速で高精度で制御を行うことが可能となることから、デジタル制御が普及してきている。
ここで、モータをデジタル制御する場合、モータから検出される電圧や電流などのアナログデータをＡ／Ｄ変換器にてデジタルデータに変換する必要がある。そして、モータを高精度で制御するには、１０ビット以上の多ビットＡ／Ｄ変換器が必要となるが、多ビットＡ／Ｄ変換器では回路構成が複雑で大型化する上に、コストアップを招くことになることから、高精度化を図りつつ、回路構成を簡略化できるＡ／Ｄ変換器として、ΔΣ変調型Ａ／Ｄ変換器が用いられるようになっている。
図９は、従来のΔΣ変調型Ａ／Ｄ変換器の概略構成を示すブロック図である。
図９において、ΔΣ変調型Ａ／Ｄ変換器では、差動アンプ２１、積分器２２、比較器２３、遅延器２４および１ビットＤ／Ａ変換器２５がループ状に接続されている。
そして、差動アンプ２１には、アナログ入力信号Ｖｉ（なお、以下の説明では、アナログ入力信号Ｖｉは０〜１の範囲に規格化されているものとする。）が入力されるとともに、１ビットＤ／Ａ変換器２５からの出力が入力される。そして、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５からの出力との差分が差動アンプ２１にて算出され、積分器２２に入力される。そして、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５からの出力との差分が積分器２２に入力されると、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５からの出力との差分が積分器２２にて積分され、その積分結果が比較器２３に入力される。
図９において、ΔΣ変調型Ａ／Ｄ変換器では、差動アンプ２１、積分器２２、比較器２３、遅延器２４および１ビットＤ／Ａ変換器２５がループ状に接続されている。
そして、差動アンプ２１には、アナログ入力信号Ｖｉ（なお、以下の説明では、アナログ入力信号Ｖｉは０〜１の範囲に規格化されているものとする。）が入力されるとともに、１ビットＤ／Ａ変換器２５からの出力が入力される。そして、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５からの出力との差分が差動アンプ２１にて算出され、積分器２２に入力される。そして、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５からの出力との差分が積分器２２に入力されると、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５からの出力との差分が積分器２２にて積分され、その積分結果が比較器２３に入力される。
ここで、積分器２２では、アナログ入力信号Ｖｉが１ビットＤ／Ａ変換器２５からの出力よりも大きいならば、積分器２２からの出力が増加するように動作し、アナログ入力信号Ｖｉが１ビットＤ／Ａ変換器２５からの出力よりも小さいならば、積分器２２からの出力が減少するように動作することができる。
そして、積分器２２による積分結果が比較器２３に入力されると、積分器２２による積分結果と別途定められたレベル０．５とが比較器２３にて比較される。そして、積分器２２による積分結果がレベル０．５よりも大きいならば、比較器２３から遅延器２４およびデジタルフィルタ２６に１が出力され、積分器２２による積分結果がレベル０．５よりも小さいならば、比較器２３から遅延器２４およびデジタルフィルタ２６に０が出力される。
そして、積分器２２による積分結果が比較器２３に入力されると、積分器２２による積分結果と別途定められたレベル０．５とが比較器２３にて比較される。そして、積分器２２による積分結果がレベル０．５よりも大きいならば、比較器２３から遅延器２４およびデジタルフィルタ２６に１が出力され、積分器２２による積分結果がレベル０．５よりも小さいならば、比較器２３から遅延器２４およびデジタルフィルタ２６に０が出力される。
そして、比較器２３からの出力が遅延器２４に入力されると、比較器２３からの出力がサンプリングクロックに従ってラッチされ、サンプリング周波数の１周期の期間だけ遅延器２４に保持され、１ビットＤ／Ａ変換器２５に入力される。そして、比較器２３からの出力が遅延器２４を介して１ビットＤ／Ａ変換器２５に入力されると、比較器２３からの出力が１ビットＤ／Ａ変換器２５にてアナログデータに変換され、差動アンプ２１に出力される。
また、比較器２３からの出力がデジタルフィルタ２６に入力されると、デジタルフィルタ２６にてフィルタ処理された後、ΔΣ変調型Ａ／Ｄ変換器の出力として用いることができる。
ここで、モータをデジタル制御する場合、高電圧が印加されるインバータを制御部と絶縁する必要がある。このため、ΔΣ変調型Ａ／Ｄ変換器とデジタルフィルタ２６との間にフォトカプラやトランスなどを挿入することにより、インバータを制御部と絶縁することが行われている。なお、ΔΣ変調型Ａ／Ｄ変換器では、ΔΣ変調型Ａ／Ｄ変換器とデジタルフィルタ２６とが通常２本の信号線にて接続されることから、インバータを制御部と絶縁する回路を容易に構成することができる。
ここで、モータをデジタル制御する場合、高電圧が印加されるインバータを制御部と絶縁する必要がある。このため、ΔΣ変調型Ａ／Ｄ変換器とデジタルフィルタ２６との間にフォトカプラやトランスなどを挿入することにより、インバータを制御部と絶縁することが行われている。なお、ΔΣ変調型Ａ／Ｄ変換器では、ΔΣ変調型Ａ／Ｄ変換器とデジタルフィルタ２６とが通常２本の信号線にて接続されることから、インバータを制御部と絶縁する回路を容易に構成することができる。
図１０は、従来のΔΣ変調型Ａ／Ｄ変換器の回路構成を示す図である。なお、図９の実施形態では、デジタルフィルタ２６としてカウンタ５３を用いる方法を示した。
図１０において、オペアンプ４３の反転入力端子には入力抵抗４１が接続され、オペアンプ４３の非反転入力端子には基準電圧源５２が接続されている。また、オペアンプ４３の出力端子は、フリップフロップ４４の入力端子Ｄに接続されるとともに、コンデンサ４２を介してオペアンプ４３の反転入力端子に接続され、フリップフロップ４４の出力端子Ｑは帰還抵抗５１を介してオペアンプ４３の反転入力端子に接続されている。
図１０において、オペアンプ４３の反転入力端子には入力抵抗４１が接続され、オペアンプ４３の非反転入力端子には基準電圧源５２が接続されている。また、オペアンプ４３の出力端子は、フリップフロップ４４の入力端子Ｄに接続されるとともに、コンデンサ４２を介してオペアンプ４３の反転入力端子に接続され、フリップフロップ４４の出力端子Ｑは帰還抵抗５１を介してオペアンプ４３の反転入力端子に接続されている。
また、フリップフロップ４４の出力端子Ｑはフォトカプラ４６を介してカウンタ５３の入力端子ＤＩＮに接続され、クロック信号ＡＤＣＬＫはカウンタ５３のクロック端子ＣＫに入力されるとともに、フォトカプラ４８を介してフリップフロップ４４のクロック端子ＣＫに入力されるようになっている。
なお、入力抵抗４１、コンデンサ４２およびオペアンプ４３にて図９の積分器２２を構成し、フリップフロップ４４にて図９の比較器２３、遅延器２４および１ビットＤ／Ａ変換器２５を構成することができる。
そして、オペアンプ４３の反転入力端子には、入力抵抗４１を介してアナログ入力信号Ｖｉが入力されるとともに、フリップフロップ４４からの出力が帰還抵抗５１を介して入力される。また、オペアンプ４３の非反転入力端子には、基準電圧源５２にて定められたレベル０．５の基準電圧が入力される。
なお、入力抵抗４１、コンデンサ４２およびオペアンプ４３にて図９の積分器２２を構成し、フリップフロップ４４にて図９の比較器２３、遅延器２４および１ビットＤ／Ａ変換器２５を構成することができる。
そして、オペアンプ４３の反転入力端子には、入力抵抗４１を介してアナログ入力信号Ｖｉが入力されるとともに、フリップフロップ４４からの出力が帰還抵抗５１を介して入力される。また、オペアンプ４３の非反転入力端子には、基準電圧源５２にて定められたレベル０．５の基準電圧が入力される。
そして、アナログ入力信号Ｖｉとフリップフロップ４４からの出力がオペアンプ４３の反転入力端子に入力されると、アナログ入力信号Ｖｉとフリップフロップ４４からの出力との差分がオペアンプ４３にて算出されながら、アナログ入力信号Ｖｉとフリップフロップ４４からの出力との差分がコンデンサ４２にて積分され、その積分結果がしきい値としてレベル０．５であるフリップフロップ４４の入力端子Ｄへ入力される。そして、コンデンサ４２による積分結果がレベル０．５よりも大きいならば、フリップフロップ４４の入力端子Ｄには１が入力されたものと判断され、コンデンサ４２による積分結果がレベル０．５よりも小さいならば、フリップフロップ４４の入力端子Ｄには０が入力されたものと判断される。
そして、オペアンプ４３からの出力がフリップフロップ４４の入力端子Ｄに入力されると、オペアンプ４３からの出力がクロック信号ＡＤＣＬＫに従ってフリップフロップ４４にラッチされ、クロック信号ＡＤＣＬＫの１周期の期間だけフリップフロップ４４に保持され、帰還抵抗５１を介してオペアンプ４３の反転入力端子に出力される。
また、フリップフロップ４４からの出力はオペアンプ４３の反転入力端子に出力されるとともに、フォトカプラ４６を介してカウンタ５３の入力端子ＤＩＮに入力される。そして、フリップフロップ４４からの出力がカウンタ５３の入力端子ＤＩＮに入力されると、フリップフロップ４４からの出力がクロック信号ＡＤＣＬＫに従ってカウントされ、そのカウント結果がΔΣ変調型Ａ／Ｄ変換器の出力として用いられる。
また、フリップフロップ４４からの出力はオペアンプ４３の反転入力端子に出力されるとともに、フォトカプラ４６を介してカウンタ５３の入力端子ＤＩＮに入力される。そして、フリップフロップ４４からの出力がカウンタ５３の入力端子ＤＩＮに入力されると、フリップフロップ４４からの出力がクロック信号ＡＤＣＬＫに従ってカウントされ、そのカウント結果がΔΣ変調型Ａ／Ｄ変換器の出力として用いられる。
また、例えば、特許文献１には、クロック性ノイズ混入を除去できるＡＤ変換回路を大規模デジタル回路と同一チップ上に混在できるようにするため、ベースバンド検波フロントエンド部において、１次または２次のデルタシグマ型ノイズシェーパと、この後に多段接続された各々１／２の比でサンプリング周波数を下げるためのデシメーションフィルタと、ＤＳＰで実現した４段目の１／８デシメーションフィルタから構成する方法が開示されている。
特開平１１−２７１５０号公報
しかしながら、インバータと制御部との絶縁に用いられるフォトカプラやトランスなどでは高周波特性にばらつきがある上に、温度特性や経年変化が大きいことから、ΔΣ変調型Ａ／Ｄ変換器とデジタルフィルタ２６との間にフォトカプラやトランスなどを挿入すると、クロック信号ＡＤＣＬＫのクロック周波数を上げることができなくなり、ΔΣ変調型Ａ／Ｄ変換器の変換精度を上げるのが困難になるという問題があった。
そこで、本発明の目的は、インバータと制御部との絶縁対策がとられた場合においても、コストアップを抑制しつつ、Ａ／Ｄ変換精度を向上させることが可能なモータ制御装置およびＡ／Ｄ変換器を提供することである。
そこで、本発明の目的は、インバータと制御部との絶縁対策がとられた場合においても、コストアップを抑制しつつ、Ａ／Ｄ変換精度を向上させることが可能なモータ制御装置およびＡ／Ｄ変換器を提供することである。
上述した課題を解決するために、請求項１記載のモータ制御装置によれば、モータの回転位置または回転速度を検出する回転検出手段と、前記モータに流れる電流の電流値を検出する電流検出手段と、前記モータの回転位置または回転速度および前記モータに流れる電流の電流値に基づいて、前記モータに与える電圧指令値または電流指令値を算出する指令値算出手段と、前記電圧指令値または電流指令値に基づいて前記モータを駆動するインバータと、クロック信号を生成するＰＬＬ回路と、前記ＰＬＬ回路にて生成されたクロック信号に従って動作しながら、前記モータに流れる電流の電流値をデジタル値に変換するΔΣ変調型Ａ／Ｄ変換器と、前記ΔΣ変調型Ａ／Ｄ変換器の出力を絶縁する絶縁手段とを備えることを特徴とする。
また、請求項２記載のモータ制御装置によれば、前記絶縁手段はフォトカプラまたはトランスであることを特徴とする。
また、請求項３記載のＡ／Ｄ変換器によれば、クロック信号に従って動作する１ビットＤ／Ａ変換器と、アナログ入力信号と前記１ビットＤ／Ａ変換器からの出力との差分を算出する差動アンプと、前記アナログ入力信号と前記１ビットＤ／Ａ変換器からの出力との差分を積分する積分器と、前記積分器による積分結果と基準値とを比較する比較器と、前記比較器による比較結果を前記クロック信号に従ってラッチし、前記クロック周波数の１周期の期間だけ保持しながら前記１ビットＤ／Ａ変換器に出力する遅延器と、前記１ビットＤ／Ａ変換器および前記遅延器に供給されるクロック信号を生成するＰＬＬ回路とを備えることを特徴とする。
また、請求項３記載のＡ／Ｄ変換器によれば、クロック信号に従って動作する１ビットＤ／Ａ変換器と、アナログ入力信号と前記１ビットＤ／Ａ変換器からの出力との差分を算出する差動アンプと、前記アナログ入力信号と前記１ビットＤ／Ａ変換器からの出力との差分を積分する積分器と、前記積分器による積分結果と基準値とを比較する比較器と、前記比較器による比較結果を前記クロック信号に従ってラッチし、前記クロック周波数の１周期の期間だけ保持しながら前記１ビットＤ／Ａ変換器に出力する遅延器と、前記１ビットＤ／Ａ変換器および前記遅延器に供給されるクロック信号を生成するＰＬＬ回路とを備えることを特徴とする。
また、請求項４記載のＡ／Ｄ変換器によれば、クロック信号に従って動作するフリップフロップと、前記フリップフロップに供給されるクロック信号を生成するＰＬＬ回路と、アナログ入力信号および前記フリップフロップからの出力が反転入力端子に入力されるとともに、基準電圧が非反転入力端子に入力されるオペアンプと、前記オペアンプの反転入力端子と出力端子との間に接続されたコンデンサとを備えることを特徴とする。
以上説明したように、本発明によれば、ＰＬＬ回路にて生成されたクロック信号に従って１ビットＤ／Ａ変換器を動作させることができ、インバータと制御部との絶縁に用いられるフォトカプラやトランスなどでは高周波特性にばらつきがある場合においても、クロック周波数の精度を向上させることが可能となる。このため、インバータと制御部との絶縁対策がとられた場合においても、１ビットＤ／Ａ変換器を動作させるクロック信号の周波数を上げることができ、コストアップを抑制しつつ、Ａ／Ｄ変換精度を向上させることが可能となる。
以下、本発明の実施形態に係るモータ制御装置について図面を参照しながら説明する。
図１は、本発明の一実施形態に係るモータ制御装置の概略構成を示すブロック図である。
図１において、モータ制御システムには、ＰＭモータ（永久磁石電動機）６の回転速度を制御する速度制御器１、比例積分制御に基づいてＰＭモータ６に印加される電圧を制御するＰＩ制御部２、ＰＭモータ６の直交するｄｑ座標軸上の電圧指令を三相電圧指令に変換するＵＶＷ変換器３、変調周期を与える搬送波と呼ばれる三角波を発生させる三角波発生器７、三角波発生器７にて発生された三角波との比較結果に基づいて電圧指令に対応したパルス幅変調波形を生成する比較器４、ＰＷＭ制御に基づいてＰＭモータ６を駆動するインバータ５、ＰＭモータ６の回転位置を検出する位置検出器８、ＰＭモータ６に流れる各相電流をアナログ値として検出する電流計１２、電流計１２にてアナログ値として検出された各相電流をデジタル値に変換するＡ／Ｄ変換器９、Ａ／Ｄ変換器９にてデジタル値に変換された各相電流をｄｑ成分に変換するｄｑ変換器１０、速度制御器１より出力される電流指令値Ｉｒ＊から電流実測値を減算する減算器１１が設けられている。なお、Ａ／Ｄ変換器９としては、ΔΣ変調型Ａ／Ｄ変換器を用いることができる。
図１は、本発明の一実施形態に係るモータ制御装置の概略構成を示すブロック図である。
図１において、モータ制御システムには、ＰＭモータ（永久磁石電動機）６の回転速度を制御する速度制御器１、比例積分制御に基づいてＰＭモータ６に印加される電圧を制御するＰＩ制御部２、ＰＭモータ６の直交するｄｑ座標軸上の電圧指令を三相電圧指令に変換するＵＶＷ変換器３、変調周期を与える搬送波と呼ばれる三角波を発生させる三角波発生器７、三角波発生器７にて発生された三角波との比較結果に基づいて電圧指令に対応したパルス幅変調波形を生成する比較器４、ＰＷＭ制御に基づいてＰＭモータ６を駆動するインバータ５、ＰＭモータ６の回転位置を検出する位置検出器８、ＰＭモータ６に流れる各相電流をアナログ値として検出する電流計１２、電流計１２にてアナログ値として検出された各相電流をデジタル値に変換するＡ／Ｄ変換器９、Ａ／Ｄ変換器９にてデジタル値に変換された各相電流をｄｑ成分に変換するｄｑ変換器１０、速度制御器１より出力される電流指令値Ｉｒ＊から電流実測値を減算する減算器１１が設けられている。なお、Ａ／Ｄ変換器９としては、ΔΣ変調型Ａ／Ｄ変換器を用いることができる。
そして、ＰＭモータ６の回転位置は位置検出器８にて検出され、速度制御器１に入力される。また、速度制御器１には速度指令値ｗｒ＊が入力され、ＰＭモータ６の回転位置と速度指令値ｗｒ＊とに基づいて電流指令値Ｉｒ＊が算出され、減算器１１に送られる。
また、ＰＭモータ６に流れる各相電流はアナログ値として電流計１２にて検出され、Ａ／Ｄ変換器９に入力される。そして、電流計１２にてアナログ値として検出された各相電流はＡ／Ｄ変換器９にてデジタル値に変換された後、ｄｑ変換器１０に送られる。そして、Ａ／Ｄ変換器９にてデジタル値に変換された各相電流がｄｑ変換器１０に送られると、ｄｑ成分に変換され、減算器１１に送られる。
また、ＰＭモータ６に流れる各相電流はアナログ値として電流計１２にて検出され、Ａ／Ｄ変換器９に入力される。そして、電流計１２にてアナログ値として検出された各相電流はＡ／Ｄ変換器９にてデジタル値に変換された後、ｄｑ変換器１０に送られる。そして、Ａ／Ｄ変換器９にてデジタル値に変換された各相電流がｄｑ変換器１０に送られると、ｄｑ成分に変換され、減算器１１に送られる。
そして、ｄｑ変換器１０からｄｑ成分の電流実測値が減算器１１に送られると、速度制御器１より送られた電流指令値Ｉｒ＊からｄｑ成分の電流実測値が減算され、その減算結果がＰＩ制御部２に送られる。
そして、電流指令値Ｉｒ＊と電流実測値との減算結果がＰＩ制御部２に送られると、比例積分制御に基づいてｄｑ座標軸上の電圧指令がＰＩ制御部２にて算出され、その電圧指令がＵＶＷ変換器３に送られる。
そして、電流指令値Ｉｒ＊と電流実測値との減算結果がＰＩ制御部２に送られると、比例積分制御に基づいてｄｑ座標軸上の電圧指令がＰＩ制御部２にて算出され、その電圧指令がＵＶＷ変換器３に送られる。
そして、ｄｑ座標軸上の電圧指令がＵＶＷ変換器３に送られると、そのｄｑ座標軸上の電圧指令がＵＶＷ変換器３にて三相電圧指令に変換され、その三相電圧指令が比較器４に送られる。また、三角波発生器７では、変調周期を与える三角波が生成され、その三角波が比較器４に送られる。
そして、ＵＶＷ変換器３にて変換された三相電圧指令が比較器４に送られると、三角波発生器７から送られた三角波と比較され、三相電圧指令に対応したパルス幅変調波形が比較器４にて生成され、そのパルス幅変調波形がインバータ５に送られる。
そして、ＵＶＷ変換器３にて変換された三相電圧指令が比較器４に送られると、三角波発生器７から送られた三角波と比較され、三相電圧指令に対応したパルス幅変調波形が比較器４にて生成され、そのパルス幅変調波形がインバータ５に送られる。
そして、比較器４にて生成されたパルス幅変調波形がインバータ５に送られると、そのパルス幅変調波形に基づいてインバータ５にてＰＷＭ制御が行われることにより、ＰＭモータ６が駆動される。
なお、上述した実施形態では、ＰＭモータ６の回転位置と速度指令値ｗｒ＊とに基づいて電流指令値Ｉｒ＊を算出する方法について説明したが、ＰＭモータ６の回転速度と速度指令値ｗｒ＊とに基づいて電流指令値Ｉｒ＊を算出するようにしてもよい。
なお、上述した実施形態では、ＰＭモータ６の回転位置と速度指令値ｗｒ＊とに基づいて電流指令値Ｉｒ＊を算出する方法について説明したが、ＰＭモータ６の回転速度と速度指令値ｗｒ＊とに基づいて電流指令値Ｉｒ＊を算出するようにしてもよい。
図２は、本発明の一実施形態に係るモータ駆動装置の回路構成を示す図である。
図２において、交流電源は、整流器３１およびインバータ５を介してＰＭモータ６に接続されている。ここで、整流器３１には、三相電流を整流するための整流ダイオードＤ１〜Ｄ６、インダクタ３２および平滑コンデンサ３３が設けられ、インバータ５には、ゲートパルスに基づいてスイッチング動作するスイッチング素子Ｍ１〜Ｍ６およびスイッチング素子Ｍ１〜Ｍ６にそれぞれ逆並列接続された帰還ダイオードＤ１１〜Ｄ１６が設けられている。なお、スイッチング素子Ｍ１〜Ｍ６としては、例えば、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やパワーＭＯＳＦＥＴなどの絶縁ゲート型パワーデバイスを用いることができる。
そして、交流電源にて生成された三相交流電圧は整流器３１にて整流され、直流電圧がインバータ５に供給される。そして、整流器３１から出力された直流電圧はインバータ５にてＰＷＭ制御にて三相交流電圧に変換され、ＰＭモータ６に供給されることにより、ＰＭモータ６を動作させることができる。
図２において、交流電源は、整流器３１およびインバータ５を介してＰＭモータ６に接続されている。ここで、整流器３１には、三相電流を整流するための整流ダイオードＤ１〜Ｄ６、インダクタ３２および平滑コンデンサ３３が設けられ、インバータ５には、ゲートパルスに基づいてスイッチング動作するスイッチング素子Ｍ１〜Ｍ６およびスイッチング素子Ｍ１〜Ｍ６にそれぞれ逆並列接続された帰還ダイオードＤ１１〜Ｄ１６が設けられている。なお、スイッチング素子Ｍ１〜Ｍ６としては、例えば、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やパワーＭＯＳＦＥＴなどの絶縁ゲート型パワーデバイスを用いることができる。
そして、交流電源にて生成された三相交流電圧は整流器３１にて整流され、直流電圧がインバータ５に供給される。そして、整流器３１から出力された直流電圧はインバータ５にてＰＷＭ制御にて三相交流電圧に変換され、ＰＭモータ６に供給されることにより、ＰＭモータ６を動作させることができる。
図３は、本発明の一実施形態に係るインバータの制御信号と出力波形との関係を示す図である。
図３において、三角波発生器７では三角波Ｗｆが生成されるとともに、ＵＶＷ変換器３では三相電圧指令として正弦波制御信号Ｗｕ、Ｗｖ、Ｗｗが生成され、正弦波制御信号Ｗｕ、Ｗｖ、Ｗｗが三角波Ｗｆと比較器４にて比較される。そして、正弦波制御信号Ｗｕ、Ｗｖ、Ｗｗと三角波Ｗｆとの比較結果に基づいて、Ｕ、Ｖ、Ｗの三相分のパルス幅変調波形が比較器４にて生成され、上下アームでは逆位相となるように図２のスイッチング素子Ｍ１〜Ｍ６のゲートに印加される。
図３において、三角波発生器７では三角波Ｗｆが生成されるとともに、ＵＶＷ変換器３では三相電圧指令として正弦波制御信号Ｗｕ、Ｗｖ、Ｗｗが生成され、正弦波制御信号Ｗｕ、Ｗｖ、Ｗｗが三角波Ｗｆと比較器４にて比較される。そして、正弦波制御信号Ｗｕ、Ｗｖ、Ｗｗと三角波Ｗｆとの比較結果に基づいて、Ｕ、Ｖ、Ｗの三相分のパルス幅変調波形が比較器４にて生成され、上下アームでは逆位相となるように図２のスイッチング素子Ｍ１〜Ｍ６のゲートに印加される。
図４は、本発明の一実施形態に係るインバータの一相分についてのスイッチング電流波形をＡ／Ｄ変換期間とともに示す図である。
図４において、ある一相分についての電圧指令Ｖｒに対して、実際に流れる相電流Ｉｆの電流波形にはスイッチングによってかなりの脈動成分が含まれている。このため、三角波Ｗｆの頂点を中心とした一定期間での相電流ＩｆのＡ／Ｄ変換を行うことで、相電流Ｉｆの変換値を平均電流Ｉｖに近づけることができる。
すなわち、Ａ／Ｄ変換期間を与えるＡ／Ｄ変換期間信号Ｓｃがハイレベルの場合、Ａ／Ｄ変換動作を許容し、Ａ／Ｄ変換期間信号Ｓｃがローレベルの場合、Ａ／Ｄ変換動作を停止することができる。
図４において、ある一相分についての電圧指令Ｖｒに対して、実際に流れる相電流Ｉｆの電流波形にはスイッチングによってかなりの脈動成分が含まれている。このため、三角波Ｗｆの頂点を中心とした一定期間での相電流ＩｆのＡ／Ｄ変換を行うことで、相電流Ｉｆの変換値を平均電流Ｉｖに近づけることができる。
すなわち、Ａ／Ｄ変換期間を与えるＡ／Ｄ変換期間信号Ｓｃがハイレベルの場合、Ａ／Ｄ変換動作を許容し、Ａ／Ｄ変換期間信号Ｓｃがローレベルの場合、Ａ／Ｄ変換動作を停止することができる。
図５は、本発明の一実施形態に係るΔΣ変調型Ａ／Ｄ変換器の概略構成を示すブロック図である。
図５において、ΔΣ変調型Ａ／Ｄ変換器には、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５からの出力との差分を算出する差動アンプ２１、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５からの出力との差分を積分する積分器２２、積分器２２による積分結果と基準値とを比較する比較器２３、比較器２３による比較結果をクロック信号に従ってラッチし、クロック周波数の１周期の期間だけ保持しながら１ビットＤ／Ａ変換器２５に出力する遅延器２４およびクロック信号に従って動作する１ビットＤ／Ａ変換器２５が設けられ、これらの差動アンプ２１、積分器２２、比較器２３、遅延器２４および１ビットＤ／Ａ変換器２５がループ状に接続されている。また、ΔΣ変調型Ａ／Ｄ変換器には、１ビットＤ／Ａ変換器２５および遅延器２４に供給されるクロック信号を生成するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路２７が設けられている。
図５において、ΔΣ変調型Ａ／Ｄ変換器には、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５からの出力との差分を算出する差動アンプ２１、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５からの出力との差分を積分する積分器２２、積分器２２による積分結果と基準値とを比較する比較器２３、比較器２３による比較結果をクロック信号に従ってラッチし、クロック周波数の１周期の期間だけ保持しながら１ビットＤ／Ａ変換器２５に出力する遅延器２４およびクロック信号に従って動作する１ビットＤ／Ａ変換器２５が設けられ、これらの差動アンプ２１、積分器２２、比較器２３、遅延器２４および１ビットＤ／Ａ変換器２５がループ状に接続されている。また、ΔΣ変調型Ａ／Ｄ変換器には、１ビットＤ／Ａ変換器２５および遅延器２４に供給されるクロック信号を生成するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路２７が設けられている。
ここで、ΔΣ変調型Ａ／Ｄ変換器とデジタルフィルタ２６との間にはフォトカプラやトランスなどの絶縁手段を挿入することにより、高電圧が印加されるインバータ５を制御部から絶縁することができる。
そして、差動アンプ２１には、アナログ入力信号Ｖｉが入力されるとともに、１ビットＤ／Ａ変換器２５からの出力が入力される。そして、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５からの出力との差分が差動アンプ２１にて算出され、積分器２２に入力される。そして、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５からの出力との差分が積分器２２に入力されると、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５からの出力との差分が積分器２２にて積分され、その積分結果が比較器２３に入力される。
そして、差動アンプ２１には、アナログ入力信号Ｖｉが入力されるとともに、１ビットＤ／Ａ変換器２５からの出力が入力される。そして、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５からの出力との差分が差動アンプ２１にて算出され、積分器２２に入力される。そして、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５からの出力との差分が積分器２２に入力されると、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５からの出力との差分が積分器２２にて積分され、その積分結果が比較器２３に入力される。
そして、積分器２２による積分結果が比較器２３に入力されると、積分器２２による積分結果と別途定められたレベル０．５とが比較器２３にて比較される。そして、積分器２２による積分結果がレベル０．５よりも大きいならば、比較器２３から遅延器２４およびデジタルフィルタ２６に１が出力され、積分器２２による積分結果がレベル０．５よりも小さいならば、比較器２３から遅延器２４およびデジタルフィルタ２６に０が出力される。
また、ＰＬＬ回路２７では、クロック信号ＡＤＣＬＫに位相同期したクロック信号が生成され、ＰＬＬ回路２７にて生成されたクロック信号が１ビットＤ／Ａ変換器２５および遅延器２４に供給される。そして、比較器２３からの出力が遅延器２４に入力されると、比較器２３からの出力がＰＬＬ回路２７にて生成されたクロック信号に従ってラッチされ、クロック周波数の１周期の期間だけ遅延器２４に保持され、１ビットＤ／Ａ変換器２５に入力される。そして、比較器２３からの出力が遅延器２４を介して１ビットＤ／Ａ変換器２５に入力されると、比較器２３からの出力がＰＬＬ回路２７にて生成されたクロック信号に従って１ビットＤ／Ａ変換器２５にてアナログデータに変換され、差動アンプ２１に出力される。
また、比較器２３からの出力がデジタルフィルタ２６に入力されると、デジタルフィルタ２６にてフィルタ処理された後、ΔΣ変調型Ａ／Ｄ変換器の出力として用いることができる。
また、比較器２３からの出力がデジタルフィルタ２６に入力されると、デジタルフィルタ２６にてフィルタ処理された後、ΔΣ変調型Ａ／Ｄ変換器の出力として用いることができる。
これにより、ＰＬＬ回路２７にて生成されたクロック信号に従って１ビットＤ／Ａ変換器２５を動作させることができ、インバータ５と制御部との絶縁に用いられるフォトカプラやトランスなどでは高周波特性にばらつきがある場合においても、クロック周波数の精度を向上させることが可能となる。このため、インバータ５と制御部との絶縁対策がとられた場合においても、１ビットＤ／Ａ変換器２５を動作させるクロック信号の周波数を上げることができ、コストアップを抑制しつつ、Ａ／Ｄ変換精度を向上させることが可能となる。
なお、上述した実施形態では、１ビットＤ／Ａ変換器２５および遅延器２４に供給されるクロック信号を生成するためにＰＬＬ回路２７を用いる方法について説明したが、１ビットＤ／Ａ変換器２５および遅延器２４に供給されるクロック信号を生成するためにＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を用いるようにしてもよい。
図６は、本発明の一実施形態に係るΔΣ変調型Ａ／Ｄ変換器の動作時の波形（アナログ入力信号Ｖｉ＝１／３）を示す図である。
図６の時刻ｔ１において、１ビットＤ／Ａ変換器２５からの出力が０の状態でアナログ入力信号Ｖｉが入力されると、そのアナログ入力信号Ｖｉが積分器２２にて積分され、積分器２２の出力が漸増する。そして、時刻３において、積分器２２の出力が別途定められたレベル０．５を超えると、比較器２３からの出力が１となり、比較器２３から出力された１の状態がＰＬＬ回路２７にて生成されたクロック信号に従って遅延器２４にてラッチされ、クロック周波数の１周期の期間ＳＨだけ保持されながら、１ビットＤ／Ａ変換器２５に入力され、１ビットＤ／Ａ変換器２５からの出力が１の状態になる。そして、１ビットＤ／Ａ変換器２５からの出力が１の状態になると、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５から出力された１の状態との差分が積分器２２にて積分される。この結果、時刻ｔ４において、積分器２２の出力が下がり、レベル０．５を下回ることから、比較器２３からの出力が０となり、１ビットＤ／Ａ変換器２５からの出力が０の状態となる。そして、時刻ｔ１〜ｔ４の動作がこれ以降繰り返されることで、クロック信号ＡＤＣＬＫが３回入力されるごとに１回だけ比較器２３からの出力が１となる。
図６の時刻ｔ１において、１ビットＤ／Ａ変換器２５からの出力が０の状態でアナログ入力信号Ｖｉが入力されると、そのアナログ入力信号Ｖｉが積分器２２にて積分され、積分器２２の出力が漸増する。そして、時刻３において、積分器２２の出力が別途定められたレベル０．５を超えると、比較器２３からの出力が１となり、比較器２３から出力された１の状態がＰＬＬ回路２７にて生成されたクロック信号に従って遅延器２４にてラッチされ、クロック周波数の１周期の期間ＳＨだけ保持されながら、１ビットＤ／Ａ変換器２５に入力され、１ビットＤ／Ａ変換器２５からの出力が１の状態になる。そして、１ビットＤ／Ａ変換器２５からの出力が１の状態になると、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５から出力された１の状態との差分が積分器２２にて積分される。この結果、時刻ｔ４において、積分器２２の出力が下がり、レベル０．５を下回ることから、比較器２３からの出力が０となり、１ビットＤ／Ａ変換器２５からの出力が０の状態となる。そして、時刻ｔ１〜ｔ４の動作がこれ以降繰り返されることで、クロック信号ＡＤＣＬＫが３回入力されるごとに１回だけ比較器２３からの出力が１となる。
図７は、本発明の一実施形態に係るΔΣ変調型Ａ／Ｄ変換器の動作時の波形（アナログ入力信号Ｖｉ＝４／７）を示す図である。
図７の時刻ｔ１において、１ビットＤ／Ａ変換器２５からの出力が０の状態でアナログ入力信号Ｖｉが入力されると、そのアナログ入力信号Ｖｉが積分器２２にて積分され、積分器２２の出力が漸増する。そして、時刻２において、積分器２２の出力が別途定められたレベル０．５を超えると、比較器２３からの出力が１となり、比較器２３から出力された１の状態がＰＬＬ回路２７にて生成されたクロック信号に従って遅延器２４にてラッチされ、クロック周波数の１周期の期間ＳＨだけ保持されながら、１ビットＤ／Ａ変換器２５に入力され、１ビットＤ／Ａ変換器２５からの出力が１の状態になる。そして、１ビットＤ／Ａ変換器２５からの出力が１の状態になると、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５から出力された１の状態との差分が積分器２２にて積分される。
図７の時刻ｔ１において、１ビットＤ／Ａ変換器２５からの出力が０の状態でアナログ入力信号Ｖｉが入力されると、そのアナログ入力信号Ｖｉが積分器２２にて積分され、積分器２２の出力が漸増する。そして、時刻２において、積分器２２の出力が別途定められたレベル０．５を超えると、比較器２３からの出力が１となり、比較器２３から出力された１の状態がＰＬＬ回路２７にて生成されたクロック信号に従って遅延器２４にてラッチされ、クロック周波数の１周期の期間ＳＨだけ保持されながら、１ビットＤ／Ａ変換器２５に入力され、１ビットＤ／Ａ変換器２５からの出力が１の状態になる。そして、１ビットＤ／Ａ変換器２５からの出力が１の状態になると、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５から出力された１の状態との差分が積分器２２にて積分される。
この結果、時刻ｔ３において、積分器２２の出力が下がり、レベル０．５を下回ることから、比較器２３からの出力が０となり、１ビットＤ／Ａ変換器２５からの出力が０の状態となる。
さらに、時刻ｔ３において、１ビットＤ／Ａ変換器２５からの出力が０の状態でアナログ入力信号Ｖｉが入力されると、そのアナログ入力信号Ｖｉが積分器２２にて積分され、積分器２２の出力が漸増する。そして、時刻４において、積分器２２の出力が別途定められたレベル０．５を超えると、比較器２３からの出力が１となり、比較器２３から出力された１の状態がＰＬＬ回路２７にて生成されたクロック信号に従って遅延器２４にてラッチされ、クロック周波数の１周期の期間ＳＨだけ保持されながら、１ビットＤ／Ａ変換器２５に入力され、１ビットＤ／Ａ変換器２５からの出力が１の状態になる。そして、１ビットＤ／Ａ変換器２５からの出力が１の状態になると、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５から出力された１の状態との差分が積分器２２にて積分される。
さらに、時刻ｔ３において、１ビットＤ／Ａ変換器２５からの出力が０の状態でアナログ入力信号Ｖｉが入力されると、そのアナログ入力信号Ｖｉが積分器２２にて積分され、積分器２２の出力が漸増する。そして、時刻４において、積分器２２の出力が別途定められたレベル０．５を超えると、比較器２３からの出力が１となり、比較器２３から出力された１の状態がＰＬＬ回路２７にて生成されたクロック信号に従って遅延器２４にてラッチされ、クロック周波数の１周期の期間ＳＨだけ保持されながら、１ビットＤ／Ａ変換器２５に入力され、１ビットＤ／Ａ変換器２５からの出力が１の状態になる。そして、１ビットＤ／Ａ変換器２５からの出力が１の状態になると、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５から出力された１の状態との差分が積分器２２にて積分される。
この結果、時刻ｔ５において、積分器２２の出力が下がり、レベル０．５を下回ることから、比較器２３からの出力が０となり、１ビットＤ／Ａ変換器２５からの出力が０の状態となる。
さらに、時刻ｔ５において、１ビットＤ／Ａ変換器２５からの出力が０の状態でアナログ入力信号Ｖｉが入力されると、そのアナログ入力信号Ｖｉが積分器２２にて積分され、積分器２２の出力が漸増する。そして、時刻６おいて、積分器２２の出力が別途定められたレベル０．５を超えると、比較器２３からの出力が１となり、比較器２３から出力された１の状態がＰＬＬ回路２７にて生成されたクロック信号に従って遅延器２４にてラッチされ、クロック周波数の１周期の期間ＳＨだけ保持されながら、１ビットＤ／Ａ変換器２５に入力され、１ビットＤ／Ａ変換器２５からの出力が１の状態になる。そして、１ビットＤ／Ａ変換器２５からの出力が１の状態になると、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５から出力された１の状態との差分が積分器２２にて積分される。
さらに、時刻ｔ５において、１ビットＤ／Ａ変換器２５からの出力が０の状態でアナログ入力信号Ｖｉが入力されると、そのアナログ入力信号Ｖｉが積分器２２にて積分され、積分器２２の出力が漸増する。そして、時刻６おいて、積分器２２の出力が別途定められたレベル０．５を超えると、比較器２３からの出力が１となり、比較器２３から出力された１の状態がＰＬＬ回路２７にて生成されたクロック信号に従って遅延器２４にてラッチされ、クロック周波数の１周期の期間ＳＨだけ保持されながら、１ビットＤ／Ａ変換器２５に入力され、１ビットＤ／Ａ変換器２５からの出力が１の状態になる。そして、１ビットＤ／Ａ変換器２５からの出力が１の状態になると、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５から出力された１の状態との差分が積分器２２にて積分される。
この結果、時刻ｔ６において、積分器２２の出力が下がるが、レベル０．５を超えた状態を維持するため、比較器２３からの出力が１のままとなり、比較器２３から出力された１の状態がＰＬＬ回路２７にて生成されたクロック信号に従って遅延器２４にてラッチされ、クロック周波数の１周期の期間ＳＨだけ保持されながら、１ビットＤ／Ａ変換器２５に入力され、１ビットＤ／Ａ変換器２５からの出力が１の状態のままになる。そして、１ビットＤ／Ａ変換器２５からの出力が１の状態であると、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器２５から出力された１の状態との差分が積分器２２にて積分される。
この結果、時刻ｔ７において、積分器２２の出力が下がり、レベル０．５を下回ることから、比較器２３からの出力が０となり、１ビットＤ／Ａ変換器２５からの出力が０の状態となる。そして、時刻ｔ１〜ｔ８の動作がこれ以降繰り返されることで、クロック信号ＡＤＣＬＫが７回入力されるごとに４回だけ比較器２３からの出力が１となる。
そして、図６（ｂ）や図７（ｂ）の波形が比較器２３から出力されると、図５のデジタルフィルタ２６に入力される。そして、デジタルフィルタ２６では、例えば、一定回数のサンプリングクロック期間（一定回数とは例えば、２ｎであり、ｎ＝８なら２５６）で１が何回出力されたかをカウントし、このカウント結果をデジタル出力値として使用することができる。この一定回数のサンプリングクロック期間がＡ／Ｄ変換時間となる。
そして、図６（ｂ）や図７（ｂ）の波形が比較器２３から出力されると、図５のデジタルフィルタ２６に入力される。そして、デジタルフィルタ２６では、例えば、一定回数のサンプリングクロック期間（一定回数とは例えば、２ｎであり、ｎ＝８なら２５６）で１が何回出力されたかをカウントし、このカウント結果をデジタル出力値として使用することができる。この一定回数のサンプリングクロック期間がＡ／Ｄ変換時間となる。
図８は、本発明の一実施形態に係るΔΣ変調型Ａ／Ｄ変換器の回路構成を示す図である。
図８において、オペアンプ４３の反転入力端子には入力抵抗４１が接続され、オペアンプ４３の非反転入力端子には基準電圧源５２が接続されている。また、オペアンプ４３の出力端子は、フリップフロップ４４の入力端子Ｄに接続されるとともに、コンデンサ４２を介してオペアンプ４３の反転入力端子に接続されている。
図８において、オペアンプ４３の反転入力端子には入力抵抗４１が接続され、オペアンプ４３の非反転入力端子には基準電圧源５２が接続されている。また、オペアンプ４３の出力端子は、フリップフロップ４４の入力端子Ｄに接続されるとともに、コンデンサ４２を介してオペアンプ４３の反転入力端子に接続されている。
さらに、フリップフロップ４４の出力端子Ｑは、帰還抵抗５１を介してオペアンプ４３の反転入力端子に接続されるとともに、フリップフロップ４５の入力端子Ｄに接続されている。
また、フリップフロップ４４の出力端子Ｑはフォトカプラ４６を介して加算器４９の入力端子ＤＩＮ０に接続され、フリップフロップ４５の出力端子Ｑはフォトカプラ４７を介して加算器４９の入力端子ＤＩＮ１に接続されている。
また、フリップフロップ４４の出力端子Ｑはフォトカプラ４６を介して加算器４９の入力端子ＤＩＮ０に接続され、フリップフロップ４５の出力端子Ｑはフォトカプラ４７を介して加算器４９の入力端子ＤＩＮ１に接続されている。
また、クロック信号ＡＤＣＬＫは、加算器４９のクロック端子ＣＫに入力されるとともに、フォトカプラ４８を介してＰＬＬ回路５０に入力される。そして、ＰＬＬ回路５０にてクロック信号ＡＤＣＬＫに位相同期したクロック信号が生成され、ＰＬＬ回路５０にて生成されたクロック信号がフリップフロップ４４、４５のクロック端子ＣＫに入力されるようになっている。例えば、ＰＬＬ回路５０は、クロック信号ＡＤＣＬＫに位相同期した２倍の周波数のクロック信号を生成し、フリップフロップ４４、４５のクロック端子ＣＫに入力することができる。
なお、入力抵抗４１、コンデンサ４２およびオペアンプ４３にて図５の積分器２２を構成し、フリップフロップ４４にて図５の比較器２３、遅延器２４および１ビットＤ／Ａ変換器２５を構成することができる。
そして、オペアンプ４３の反転入力端子には、入力抵抗４１を介してアナログ入力信号Ｖｉが入力されるとともに、フリップフロップ４４からの出力が帰還抵抗５１を介して入力される。また、オペアンプ４３の非反転入力端子には、基準電圧源５２にて定められたレベル０．５の基準電圧が入力される。
そして、オペアンプ４３の反転入力端子には、入力抵抗４１を介してアナログ入力信号Ｖｉが入力されるとともに、フリップフロップ４４からの出力が帰還抵抗５１を介して入力される。また、オペアンプ４３の非反転入力端子には、基準電圧源５２にて定められたレベル０．５の基準電圧が入力される。
そして、アナログ入力信号Ｖｉとフリップフロップ４４からの出力がオペアンプ４３の反転入力端子に入力されると、アナログ入力信号Ｖｉとフリップフロップ４４からの出力との差分がオペアンプ４３にて算出されながら、アナログ入力信号Ｖｉとフリップフロップ４４からの出力との差分がコンデンサ４２にて積分され、その積分結果がしきい値としてレベル０．５であるフリップフロップ４４の入力端子Ｄへ入力される。そして、コンデンサ４２による積分結果がレベル０．５よりも大きいならば、フリップフロップ４４の入力端子Ｄには１が入力されたものと判断され、コンデンサ４２による積分結果がレベル０．５よりも小さいならば、フリップフロップ４４の入力端子Ｄには０が入力されたものと判断される。
そして、オペアンプ４３からの出力がフリップフロップ４４の入力端子Ｄに入力されると、オペアンプ４３からの出力がＰＬＬ回路５０にて生成されたクロック信号に従ってフリップフロップ４４にラッチされ、ＰＬＬ回路５０にて生成されたクロック信号の１周期の期間だけフリップフロップ４４に保持されながら、帰還抵抗５１を介してオペアンプ４３の反転入力端子に出力される。
また、フリップフロップ４４からの出力はフリップフロップ４５の入力端子Ｄに入力されるとともに、フォトカプラ４６を介して加算器４９の入力端子ＤＩＮ０に入力される。
そして、フリップフロップ４４からの出力がフリップフロップ４５の入力端子Ｄに入力されると、フリップフロップ４４からの出力がＰＬＬ回路５０にて生成されたクロック信号に従ってフリップフロップ４５にラッチされ、ＰＬＬ回路５０にて生成されたクロック信号の１周期の期間だけフリップフロップ４５に保持されながら、フォトカプラ４７を介して加算器４９の入力端子ＤＩＮ１に入力される。
そして、フリップフロップ４４からの出力がフリップフロップ４５の入力端子Ｄに入力されると、フリップフロップ４４からの出力がＰＬＬ回路５０にて生成されたクロック信号に従ってフリップフロップ４５にラッチされ、ＰＬＬ回路５０にて生成されたクロック信号の１周期の期間だけフリップフロップ４５に保持されながら、フォトカプラ４７を介して加算器４９の入力端子ＤＩＮ１に入力される。
そして、フリップフロップ４４、４５からの出力が加算器４９の入力端子ＤＩＮ０、ＤＩＮ１にそれぞれ入力されると、フリップフロップ４４、４５からの出力がＰＬＬ回路５０にて生成されたクロック信号に従って加算され、その加算結果がΔΣ変調型Ａ／Ｄ変換器の出力として用いられる。例えば、フリップフロップ４４、４５からの出力が０、０であれば、加算器４９からは０、フリップフロップ４４、４５からの出力が１、０であれば、加算器４９からは１、フリップフロップ４４、４５からの出力が０、１であれば、加算器４９からは１、フリップフロップ４４、４５からの出力が１、１であれば、加算器４９からは２がＰＬＬ回路５０にて生成されたクロック信号に同期して出力される。
１ 速度制御器
２ ＰＩ制御部
３ ＵＶＷ変換器
４ 比較器
５ インバータ
６ モータ
７ 三角波発生器
８ 位置検出器
９ Ａ／Ｄ変換器
１０ ｄｑ変換器
１１ 減算器
１２ 電流計
２１ 差動アンプ
２２ 積分器
２３ 比較器
２４ 遅延器
２５ １ビットＤ／Ａ変換器
２６ デジタルフィルタ
２７、５０ ＰＬＬ回路
３１ 整流器
３２ インダクタ
３３ 平滑コンデンサ
Ｄ１〜Ｄ６ 整流ダイオード
Ｍ１〜Ｍ６ スイッチング素子
Ｄ１１〜Ｄ１６ 帰還ダイオード
４１ 入力抵抗
４２ コンデンサ
４３ オペアンプ
４４、４５ フリップフロップ
４６〜４８ フォトカプラ
４９ 加算器
５１ 帰還抵抗
５２ 基準電圧源
２ ＰＩ制御部
３ ＵＶＷ変換器
４ 比較器
５ インバータ
６ モータ
７ 三角波発生器
８ 位置検出器
９ Ａ／Ｄ変換器
１０ ｄｑ変換器
１１ 減算器
１２ 電流計
２１ 差動アンプ
２２ 積分器
２３ 比較器
２４ 遅延器
２５ １ビットＤ／Ａ変換器
２６ デジタルフィルタ
２７、５０ ＰＬＬ回路
３１ 整流器
３２ インダクタ
３３ 平滑コンデンサ
Ｄ１〜Ｄ６ 整流ダイオード
Ｍ１〜Ｍ６ スイッチング素子
Ｄ１１〜Ｄ１６ 帰還ダイオード
４１ 入力抵抗
４２ コンデンサ
４３ オペアンプ
４４、４５ フリップフロップ
４６〜４８ フォトカプラ
４９ 加算器
５１ 帰還抵抗
５２ 基準電圧源
Claims (4)
- モータの回転位置または回転速度を検出する回転検出手段と、
前記モータに流れる電流の電流値を検出する電流検出手段と、
前記モータの回転位置または回転速度および前記モータに流れる電流の電流値に基づいて、前記モータに与える電圧指令値または電流指令値を算出する指令値算出手段と、
前記電圧指令値または電流指令値に基づいて前記モータを駆動するインバータと、
クロック信号を生成するＰＬＬ回路と、
前記ＰＬＬ回路にて生成されたクロック信号に従って動作しながら、前記モータに流れる電流の電流値をデジタル値に変換するΔΣ変調型Ａ／Ｄ変換器と、
前記ΔΣ変調型Ａ／Ｄ変換器の出力を絶縁する絶縁手段とを備えることを特徴とするモータ制御装置。 - 前記絶縁手段はフォトカプラまたはトランスであることを特徴とする請求項１記載のモータ制御装置。
- クロック信号に従って動作する１ビットＤ／Ａ変換器と、
アナログ入力信号と前記１ビットＤ／Ａ変換器からの出力との差分を算出する差動アンプと、
前記アナログ入力信号と前記１ビットＤ／Ａ変換器からの出力との差分を積分する積分器と、
前記積分器による積分結果と基準値とを比較する比較器と、
前記比較器による比較結果を前記クロック信号に従ってラッチし、前記クロック周波数の１周期の期間だけ保持しながら前記１ビットＤ／Ａ変換器に出力する遅延器と、
前記１ビットＤ／Ａ変換器および前記遅延器に供給されるクロック信号を生成するＰＬＬ回路とを備えることを特徴とするＡ／Ｄ変換器。 - クロック信号に従って動作するフリップフロップと、
前記フリップフロップに供給されるクロック信号を生成するＰＬＬ回路と、
アナログ入力信号および前記フリップフロップからの出力が反転入力端子に入力されるとともに、基準電圧が非反転入力端子に入力されるオペアンプと、
前記オペアンプの反転入力端子と出力端子との間に接続されたコンデンサとを備えることを特徴とするＡ／Ｄ変換器。
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