JP2004528736A - オーバーサンプルされたサブレンジａｄｃに基づく高分解能ａｄｃ - Google Patents

Abstract

高性能のＡＤＣ装置である。本発明の装置はベースラインデータ転送速度でベースラインビットサイズとベースラインクロック速度で選択されたダイナミック範囲を与えるフロントエンドＡＤＣベースライン装置を備えている。第１の回路はベースラインクロック速度を発生するため、選択された係数により基準クロックを上方に変換するためにエネーブルされる。第２の回路は選択された係数に等しいオーバーサンプリング速度を得るためベースライン装置のベースラインデータ転送速度を、選択された係数により減少されるデータ転送速度にデシメートする。最終的な回路は最終的な分解能を有する選択された係数によりベースラインクロック速度よりも小さい出力データ転送速度を発生するために使用される。この結果を生じる方法は、ベースラインクロック速度の選択されたダイナミック範囲を有するベースライン装置を提供し、選択された係数により基準クロックを上方に変換することによりベースラインクロック速度を発生し、選択された程度のオーバーサンプリングを実現するためベースライン装置のデータ転送速度を低いデータ転送速度にデシメートし、低いデータ転送速度で選択された出力分解能でベースラインクロック速度の約数として出力データ転送速度を発生することを含んでいる。アーキテクチャはモノリシック基体を含んでおり、その上でベースラインＡＤＣは最終的なＡＤＣの性能の要求を満たすのに必要なダイナミック範囲を提供する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明はアナログデジタル変換器、特に高分解能でモノリシックな高速度アナログデジタル変換器に関する。
【０００２】
【従来の技術】
アナログデジタル変換器（ＡＤＣ）は技術でよく知られている。これらの装置はアナログ信号をデジタル信号に変換し、それ故、種々の応用で使用される。幾つかのＡＤＣ技術が技術的に知られている。
【０００３】
スイッチド−キャパシタＡＤＣは一連の２進加重キャパシタ上の電荷を検査することにより各ビットを決定するため連続的な近似システムでＣＭＯＳ比較器を使用する。変換プロセスの第１の相では、アナログ入力はスイッチを閉じ同時に入力アナログ電圧に並列に接続した複数のキャパシタを充電することによってサンプルされる。変換プロセスの次の相では、全てのスイッチは開かれ、比較器は基準ボルトに関して各キャパシタ上の電荷を識別することによりビットの識別を開始する。スイッチングシーケンスでは、全てのキャパシタは全てのビットが識別されるまで別々に検査され、その後、電荷変換シーケンスが反復される。変換相の第１のステップでは、比較器は１２８の２進加重を有する第１のキャパシタを見る。キャパシタの一方の極は基準電圧に切換えられ、ラダーの全ての他のキャパシタの等価の極は接地電位に切換えられる。合計ノードの電圧が基準電圧の約１／２である比較器のトリップ点よりも大きいならば、ビットは出力レジスタに置かれ、１２８の加重のキャパシタは接地電位に切換えられる。合計ノードの電圧が比較器のトリップ点よりも小さいならば、この１２８の加重のキャパシタは残りのキャパシタサンプリングプロセスを通じて基準入力に接続される状態を維持する。プロセスは全てのビットが試験されるまで６４の加重のキャパシタ、３２の加重のキャパシタ等で反復される。キャパシタサンプリングプロセスの各ステップにより、最初の電荷はキャパシタ間で再分配される。変換プロセスは連続的な近似であるが、ビットをカウントしＭＳＢからＬＳＢへ加重するために連続的な概算レジスタおよび基準デジタルアナログ変換器（Ｄ／ＡまたはＤＡＣ）よりも電荷シフトに依存する。
【０００４】
ＡＤＣの追跡では、アナログ入力はＤＡＣのスパン抵抗に与えられる。アナログ入力電圧範囲はＤＡＣの出力電圧範囲と同じ方法で選択可能である。ラダー終端抵抗を通る実質的な電流の流れはＤＡＣ出力でエラー電圧を発生する。このエラー電圧は比較器により１／２ＬＳＢと比較される。エラー電圧が±１／２ＬＳＢの範囲内であるとき、＋から−の共通比較器の出力は両者とも低く、カウンタを停止し、デジタル出力が正しいことを示すデータ準備完了信号を与える。エラー電圧が±ＬＳＢの範囲を超えるならば、カウンタがエネーブルされエラー電圧の極性に応じて上または下方向に駆動される。デジタル出力はアナログ入力に大きな変化が存在するときのみ状態を変化する。ゆっくりと変化する入力を監視するとき、変化が生じた後のみデジタル出力を読取る必要がある。データ準備完了信号は状態を示して読出後にそれをリセットするためにフリップフロップをトリガーするのに使用される。ＡＤＣを追跡する主な欠点は信号を最初に捕捉するために必要とされる時間であり、１２ビットのＡＤＣでは、４０９６までのクロック期間となる可能性がある。入力信号は通常濾波されなければならず、それによってその変化率はＡＤＣの追跡範囲を超えず、即ちクロック期間毎に１ＬＳＢである。
【０００５】
フラッシュ変換の幾つかの速度の利点を連続的な近似の回路節約と組合わせるＡ／Ｄ変換技術は“ハーフフラッシュ”またはサブレンジングＡＤＣと呼ばれている。８ビットのハーフフラッシュ変換器では、２つの４ビットフラッシュＡ／Ｄセクションが結合される。上のフラッシュＡ／Ｄは入力信号を基準値と比較し、上方の４データビットを発生する。このデータは内部ＤＡＣへ行き、その出力はアナログ入力から減算される。その後、その差は第２のフラッシュＡ／Ｄにより測定され、下の４データビットを与える。
【０００６】
特定の参考文献ではウィルミントンＭＡのＡｎａｌｏｇ Ｄｅｖｉｃｅｓ社のＴｏｄｄ Ｌ． Ｂｒｏｏｋｓによる技術論文があり、これは１９９７年のＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅに提示され、１９９９年８月１０日発行の米国特許第５，９３６，５６２ 号明細書としてＢｒｏｏｋｓに与えられ、その考察はここで参考文献とされている。Ｂｒｏｏｋｓは２．５ＭＨｚ出力データ転送速度を有する１６ビットシグマ−デルタ（ＳＤ）パイプラインＡＤＣについて記載している。この装置は０．６ｕｍＣＭＯＳ中に製造され、マルチトーン通信で１ＭＨｚを超える帯域幅を有する広いダイナミック範囲のＡＤＣの必要性を示している。このＡＤＣはＳＤとパイプラインＡＤＣ技術の利点を結合し、広いダイナミック範囲で低いオーバーサンプリング比を与える。装置は２０ＭＨｚのクロック速度、２．５ＭＨｚの出力速度（８×オーバーサンプリング）で動作し、１．２３ＭＨｚの入力帯域幅を超える８９ｄＢ ＳＮＲを与える。これは２パスサブレンジングアーキテクチャであり、ここでは微細エンコーダは８×によりオーバーサンプルされるサブレンジング１２ビットＡＤＣであり、粗エンコーダは５ビットＳＤである。使用されるプロセスはＣＭＯＳでありＤＡＣはＤＡＣの完全な非線形を改良するためにランダム化を有する切換えキャパシタ回路である。
【０００７】
【発明が解決しようとする課題】
しかしながら、この方法は多数の問題を有している。このＤＡＣの異なる非線形（ＤＮＬ）はＣＭＯＳプロセスの実現可能なキャパシタ整合により限定される。ランダム化は図５および６を参照して、スプールのないダイナミック範囲を容易にするが、ＳＮＲ劣化のみを犠牲にする。また良く知られているように、ＣＭＯＳ技術はダイナミック範囲を制限する。
【０００８】
この装置の別の欠点は、帯域幅がそのクロック速度の１／１６であり、クロック信号は集積回路（ＩＣ）に挿入されなければならないが、８×さらに高いクロック速度を必要とすることである。
【０００９】
したがって、改良されたアナログデジタル変換器設計が依然として技術において必要とされている。
【００１０】
【課題を解決するための手段】
技術におけるこの必要性は本発明のアナログデジタル変換器アーキテクチャにより解決される。本発明は、ベースラインデータ転送速度でベースラインビットサイズを与え、ベースラインクロック速度で選択されたダイナミック範囲を有するフロントエンドＡＤＣベースライン装置を具備する高性能のＡＤＣ装置である。第２の回路は選択された係数により減少されたデータ転送速度にベースライン装置のベースラインデータ転送速度をデシメートし、それによって選択された係数に等しいオーバーサンプリング速度を実現する。最終的に、回路は最終的な高い分解能を有する選択された係数によりベースラインクロック速度よりも小さい出力データ転送速度を発生するために使用される。
【００１１】
図示された構成では、ベースラインクロック速度はＰＬＬの使用を通じて選択された係数により水晶発振器基準周波数を乗算することにより発生される。基準クロック周波数は最終的な高分解能ＡＤＣのクロック速度である。
【発明の実施の形態】
本発明を特定の応用に対する例示的な実施形態を参照してここで説明するが、本発明はそれに限定されないことが理解されよう。当業者はその技術的範囲内および本発明が非常に有効である付加的な分野において付加的な変形、応用、実施形態を認識するであろう。
図１は本発明のＡＤＣの第１の実施形態のブロック図である。図１で示されているように、本発明の回路１０はベースラインクロック速度で１４ビットのダイナミック範囲を有する８０ＭＳＰＳデータ転送速度における１４ビットデータを処理するフロントエンド回路ＡＤＣベースライン装置２０を具備している。位相ロックループ（ＰＬＬ）回路３０は係数８により基準クロック周波数を乗算することによってベースラインクロック速度を発生するために含まれている。デシメートフィルタ５０（デシメータ）はベースライン装置２０の８０ＭＳＰＳのデータ転送速度を１０ＭＳＰＳデータ転送速度に減少させ、８倍のオーバーサンプリングを実現するために含まれている。このオーバーサンプリングは最終的なＡＤＣのＳＮＲを実現するためベースラインＡＤＣ ＳＮＲの強化を可能にする。出力データ転送速度はベースラインクロック速度よりも８分の１の遅い速度であり、出力データ５５に１６ビット分解能と１０ＭＳＰＳのデータ転送速度を与える。入力信号２５は入力サンプルおよび保持回路を駆動し、これはさらに図２に示されている。
【００１２】
図２は本発明のＡＤＣの第２の実施形態のブロック図である。示されているようにフロントエンド２０は帯域を限定されたサンプルおよび保持回路４０を設けられ、最終的なクロック速度に等しいクロック速度で動作する。フロントエンド２０は、示されているように水晶発振器ＡＣ１、キャパシタＣ１、抵抗Ｒ１で動作するサンプリングスイッチＳ１を具備しているサンプルおよび保持回路４０に入力信号Ｖ（ｉｎ）を与える入力バッファユニティ増幅器Ａ１を備えている。Ｒ１は入力信号の剰余を発生する臨界的な抵抗である。３ビットのＡＤＣ６０は水晶発振器ＡＣ１により駆動される。合計回路素子（合計ノード）８０はＤＡＣ９０の出力信号と、各サイクル中のサンプル値の加算を行う。ＤＡＣは熱ショット雑音ソースを除去するためにＣＭＯＳで構成されている。微細エンコーダ９５は８０ＭＨｚでＰＬＬ回路３０により駆動されるときベースラインサンプル速度でサンプリングする３ステップエンコーダであることが好ましい。出力で、この信号はデシメートフィルタ５０によりデシメートされるとき、合計装置６５を使用してＡＤＣ６０フロントエンドデータと合計される。
【００１３】
ＣＭＯＳの低い切換え速度は本発明の全体の性能を劣化しない。ＰＬＬジッタは入力サンプルおよび保持回路４０が位相および熱雑音を誘起するその乗算されたバージョンではなく最終的なＡＤＣクロック速度を使用するので信号対雑音比（ＳＮＲ）性能を劣化させない。
【００１４】
最良のモードでは、この方法は最高のダイナミック範囲と最も広い帯域幅と優秀なＳＮＲを与えるように見えるので、システムは相補型バイポーラＣＭＯＳ（ＣＢＩＣＭＯＳ）で構成される。図示の実施形態では、トリミング可能なレーザ、薄膜、窒化タンタル抵抗Ｒ１が異なる非線形（ＤＮＬ）における改良を得るために使用される。この方法は低い周波数で高いダイナミック範囲を与えるが、ビデオ周波数までの許容可能な性能を維持するために広い帯域幅を許容する。本発明は基準クロック速度に等しい最終的なデータ転送速度を提案し、周波数の乗算はＩＣの外部ではなくその内部で行われる。
【００１５】
本発明はさらに、ベースクロック速度の選択されたダイナミック範囲を有するベースラインクロックを設定し、選択された係数により基準水晶発振器周波数を上方変換することによりベースラインクロック速度を発生し、選択された程度のオーバーサンプリングを実現するためにベースライン装置のデータ転送速度を低いデータ転送速度にデシメートし、低いデータ転送速度で選択された出力分解能で出力データ転送速度を生成するステップを含んでいる高性能のＡＤＣを開発する方法を考察している。本発明のアーキテクチャはモノリシック基体を含んでおり、その上でベースラインＡＤＣは最終的なＡＤＣの性能要求を満たすのに必要なダイナミック範囲を与える。
【００１６】
通常、本発明の方法および回路は高性能の１６および１０の値をそれぞれ有するＸビットで、Ｙ ＭＳＰＳのＡＤＣを提供する。ベースライン入力装置２０はそれぞれ１４および８０の値を有するＸ−ｄビットのＹ^＊ ｃＭＳＰＳデータ転送速度のＡＤＣであり、ここでは装置はベースラインクロック速度でｄビット、典型的には１４ビットのダイナミック範囲を与える。ベースラインクロック速度はＰＬＬ回路３０を使用して係数ｃにより水晶発振器基準周波数を上方に変換することにより生成される。デシメートフィルタ５０はベースライン装置のＹ^＊ １０、典型的には８０のＭＳＰＳデータ転送速度をＹ ＭＳＰＳデータ転送速度に減少し、それによってｃ倍、典型的に８倍のオーバーサンプリングを実現し、出力データ転送速度はＹ ＭＳＰＳデータ転送速度でＸビット出力分解能を有するベースラインクロック速度よりもｃ倍低速度である。前述したように、ＸとＹの典型的な値はそれぞれ１６と１０である。
【００１７】
高性能ＡＤＣはこの場合８倍にオーバーサンプルされ、１０ ｌｏｇ（２）^３ のＳＮＲ改良、例えば９ｄＢを実現する。８Ｘのオーバーサンプリングクロック信号を発生してこれがユーザに透明であることを許容するために、周波数乗算位相ロックループ（ＰＬＬ）はＡＤＣに対してクロック信号を与えるため係数８により入力クロック信号を変換するために使用される。この信号は入力サンプルおよび保持回路を駆動し、したがってＡＤＣのＳＮＲにおけるＰＬＬジッタの影響は最小にされなければならない。ＡＤＣは高いクロック速度で動作するので、バイポーラＤＡＣは使用されなければならない。バイポーラＤＡＣは典型的な動作温度範囲にわたってＡＤＣ ＳＮＲとＤＮＬを劣化するアルファエラーとベースショット雑音を有することが技術でよく知られている。しかしながら、バイポーラＤＡＣエラーはベースラインＡＤＣのエラーバジェットで考慮され、オーバーサンプリングは十分に熱雑音の影響を減少させる。出力ベースラインＡＤＣデータは最終的なＡＤＣクロック速度の８倍である。オンチップ８：１デジタルデシメートフィルタは１０ＭＨｚクロック速度で１６ビットの最終的なデータ出力を与える。
【００１８】
図１の変形は本発明の第２の新規な特徴（図２）を生む。この変形ではフロントエンドは最終的なクロック速度で動作する３ビット（ＡＤＣ／ＤＡＣ）である。入力サンプルおよび保持回路４０と合計ノード８０は限定された入力帯域幅を利用するために帯域を限定され、即ち５ＭＨｚ＝１／２ナイキストである。ＤＡＣ９０はＳＮＲを劣化する全ての熱ショット雑音ソースを基本的に除去するＣＭＯＳアーキテクチャで構成される。ＤＡＣ９０はより低い切換え速度の要求のためにＣＭＯＳで製造されることが好ましい。さらに、ＰＬＬ３０中の任意のジッタは入力サンプルおよび保持回路４０が乗算されるバージョンではなく基準水晶発振器の周波数によりクロックされることにより全体的なＳＮＲを劣化しない。これは付加的な位相雑音と熱雑音の劣化を導入する可能性を除去する。エンコーダのデータはデシメートされ、ＡＤＣ６０クロック速度で全体的なＡＤＣビットを生成するためにフロントエンドデータと合計される。
【００１９】
本発明により達成される目的には、ビルディングブロックとしてさらに高い分解能と低い速度のＡＤＣ１０を開発するための高分解能で高速度のＡＤＣ６０の使用、ＰＬＬジッタとＳＮＲとの妥協を可能にしながら８倍の周波数乗算を与えるためのＰＬＬ３０の使用、単一の設計に基づいて多数のＡＤＣファミリ部品を可能にすること、カスタムハイブリッド技術と釣合い規格部品よりも優れたダイレベルにおける性能を可能にすること、少なくともハイブリッド回路より１桁低い大きさのパワーレベルの実現が含まれている。本発明は廉価でミル標準規格を満たし、最新技術の性能で将来の技術的進展に適合可能な設計アーキテクチャを可能にする。
【００２０】
したがって、本発明を特定の応用に対する特定の実施形態を参照してここで説明した。当業者は付加的な変更、応用、実施形態をその技術的範囲内で認識するであろう。
【００２１】
それ故、特許請求の範囲によって、任意および全てのこのような応用、変形実施形態を本発明の技術的範囲内でカバーすることを意図している。
【図面の簡単な説明】
【図１】
本発明のＡＤＣの第１の実施形態のブロック図。
【図２】
本発明のＡＤＣの第２の実施形態のブロック図。

Claims (1)

1. ベースラインデータ転送速度でベースラインビットサイズを与え、ベースラインクロック速度で選択されたダイナミック範囲を有するフロントエンドＡＤＣベースライン装置（４０）と、
   選択された係数により基準クロックを上方変換することによりベースラインクロック速度を発生する第１の回路（３０）と、
   選択された係数に等しいオーバーサンプリング速度を実現するようにベースライン装置（４０）のデータベースデータ転送速度を、選択された係数により減少されるデータ転送速度にデシメートする第２の回路（５０）と、
   ベースライン分解能を維持しながら選択された係数によりベースラインクロック速度よりも低い速度の出力データ転送速度を生成する第３の回路（９０）とを特徴とする高性能ＡＤＣ装置。

Images