KR20030057547A - 오버샘플링된 서브레인징 ａｄｃ에 기초한 고분해능 ａｄｃ - Google Patents

Abstract

고성능 ADC 장치가 개시된다. 본 발명의 장치는 베이스라인 비트 크기를 베이스라인 데이터 레이트로 제공하고 베이스라인 클럭 레이트에서 선택된 동적 범위를 갖는 프론트 엔드 ADC 베이스라인 장치를 포함한다. 제1 회로는 기준 클럭을 선택된 인자만큼 상향 변환시켜 상기 베이스라인 클럭 레이트를 생성한다. 제2 회로는 상기 베이스라인 장치의 상기 베이스라인 데이터 레이트를 상기 선택된 인자만큼 감소된 데이터 레이트로 데시메이트하여, 상기 선택된 인자와 동일한 오버샘플링 레이트를 얻는다. 최종 회로는 베이스라인 분해능을 유지하면서 상기 베이스라인 클럭 레이트보다 선택된 인자만큼 느린 출력 데이터 레이트를 생성한다. 이러한 결과를 얻기 위한 방법은, 베이스라인 클럭 레이트에서 선택된 동적 범위를 갖는 프론트 엔드 ADC 베이스라인 장치를 제공하는 단계, 기준 클럭을 선택된 인자만큼 상향 변환시켜 상기 베이스라인 클럭 레이트를 생성하는 단계, 상기 베이스라인 장치의 상기 베이스라인 데이터 레이트를 상기 선택된 인자만큼 감소된 데이터 레이트로 데시메이트하여, 상기 선택된 인자와 동일한 오버샘플링 레이트를 얻는 단계, 베이스라인 분해능을 유지하면서 상기 베이스라인 클럭 레이트의 배수의 출력 데이터 레이트를 생성하는 단계를 포함한다. 상기 아키텍쳐는 모노리식 기판을 포함하고 그 기판 상의 베이스라인 ADC는 최종 ADC의 성능 요건을 만족시키기 위해 필요한 동적 범위를 제공한다.

Description

오버샘플링된 서브레인징 ＡＤＣ에 기초한 고분해능 ＡＤＣ{HIGH RESOLUTION ADC BASED ON AN OVERSAMPLED SUBRANGING ADC}

A/D 컨버터(ADC)는 본 기술 분야에서 널리 알려져 있다. 이들 장치는 아날로그 신호를 디지탈 신호로 변환하는 것이며, 따라서 다양한 응용에 이용된다. 여러 ADC 기술이 공지되어 있다.

스위치드 캐패시터 ADC(switched capacitor ADC)는 연속 근사(successive approximation) 시스템에서 CMOS 비교기(comparator)를 사용하여 일련의 이진가중(binary-weighted) 캐패시터의 차지를 검사함으로써 각 비트를 판정한다. 변환 프로세스의 제1 단계에서, 입력 아날로그 전압에 병렬로 상호접속된 복수의 캐패시터를 동시에 충전하는 스위치를 닫음으로써 아날로그 입력이 샘플링된다. 변환 프로세스의 다음 단계에서, 모든 스위치가 열리고 비교기가 기준 전압에 대한 각 캐패시터의 차지를 식별함으로써 비트를 식별하기 시작한다. 스위칭 시퀀스에서, 모든 비트가 식별될 때까지 모든 캐패시터가 별개로 검사된 다음, 차지 변환 시퀀스가 반복된다. 변환 과정의 제1 단계에서, 비교기는 128의 2진 가중치를 갖는 제1 캐패시터를 검사한다. 캐패시터의 한 극은 기준 전압으로 스위칭되고, 래더 상의 다른 모든 캐패시터의 동등한 극은 접지로 스위칭된다. 합산 노드(summing node)에서의 전압이 대략 기준 전압의 1/2인 비교기의 트립점(trip point)보다 크면, 출력 레지스터에 비트가 놓이게 되고, 128 가중치 캐패시터는 접지로 스위칭된다. 합산 노드에서의 전압이 비교기의 트립점보다 낮으면, 이 128 가중치 캐패시터는 남은 캐패시터 샘플링 프로세스를 통해 기준 입력에 접속된 채로 남게 된다. 이 프로세스는 모든 비트가 테스트될 때까지 64 가중치 캐패시터, 32 가중치 캐패시터 등에 대해 반복된다. 캐패시터 샘플링 프로세스의 각 단계에 의해, 캐패시터들 사이에서 초기 차지가 재분배된다. 이 변환 프로세스는 연속 근사 프로세스이지만, MSB에서 LSB까지 비트를 카운트하고 가중시키는 연속 근사 레지스터와 기준 D/A 컨버터(digital-to-analog converter; DAC)보다는 차지 시프팅에 의존한다.

트래킹 ADC에서 아날로그 입력이 DAC의 스팬 저항에 공급된다. 이 아날로그 입력 전압 범위는 DAC의 출력 전압 범위와 같은 방식으로 선택될 수 있다. 래더 단말 저항을 통한 네트 전류는 DAC 출력에서 에러 전압을 생성한다. 이 에러 전압은 비교기에 의해 1/2 LSB와 비교된다. 에러 전압이 +/- 1/2 LSB 내의 범위일 때, +에서 -의 공통 비교기들의 출력은 둘 다 낮은데, 이는 카운터를 중지시키고 데이터 대기 신호를 발행하여 디지탈 출력이 맞다는 것을 표시한다. 에러가 +/- LSB 범위를 초과하면, 카운터가 인에이블되고 에러 전압의 극성에 따라 상하로 구동된다. 디지탈 출력은 아날로그 입력에 상당한 변화가 있을 때만 상태가 변화한다.천천히 변화하는 입력을 모니터링할 때에는 변화가 일어난 후에만 디지탈 출력을 판독할 필요가 있다. 데이터 대기 신호는 플립 플롭을 트리거하여 조건을 표시하고 판독 후에 플립 플롭을 리셋하는 데 사용될 수 있다. 트래킹 ADC의 주된 단점은 초기에 신호를 획득하는데 필요한 시간으로, 12 비트 ADC의 경우, 4096 클럭 주기까지 걸릴 수가 있다. 입력 신호는 대개 변환 레이트가 ADC의 트래킹 범위, 즉, 클럭 주기 당 1 LSB를 초과하지 않도록 필터링되어야 한다.

고속 플래시 변환의 일부 장점과 연속 근사의 적은 회로수를 결합한 A/D 변환 기술을 "하프-플래시(half-flash)" 또는 서브레인징(subranging) ADC라고 한다. 8비트의, 하프-플래시 컨버터에서는, 2개의 4비트 플래시 A/D 섹션이 결합된다. 상위 플래시 A/D는 입력 신호를 기준과 비교하고 상위 4 데이터 비트를 생성한다. 이 데이터는 내부 DAC로 들어가는데, 그 출력이 아날로그 입력으로부터 추출된다. 그 다음에, 하위 4 데이터 비트를 제공하는 제2 플래시 A/D에 의해 그 차이가 측정된다.

Analog Device, Inc., Wilmington, MA의 Todd L. Brooks 등의, IEEE International Solid-State Circuits Conference in 1997에 실린 기술 논문과 역시 Brooks 등의 미국 특허 제5,936,562호(1999, 8, 10)는 특정한 관련성이 있는데, 그 기술들이 본 명세서에 참고로 기재되어 있다. Brooks 등은 2.5MHz의 출력 데이터 레이트를 갖는 16 비트 시그마-델타(SD) 파이프라인 ADC를 기술하고 있다. 이 장치는 0.6 um CMOS로 구현되고 멀티톤 통신에서 대역폭이 1MHz를 초과하는 광 동적 범위(wide dynamic range)를 갖는 ADC의 필요성을 다룬다. 이 ADC는 SD와 파이프라인 ADC 기술의 장점을 결합하여 넓은 동적 범위와 낮은 오버샘플링 비율을 제공한다. 이 장치는 20MHz의 클럭 레이트, 2.5MHz 출력 레이트(8x 오버샘플링)로 동작하며, 1.23MHz의 입력 대역폭에 걸쳐 89dB SNR을 제공한다. 이는 양방향(two-pass) 서브레인징 아키텍쳐로, 정밀(fine) 인코더는 8x로 오버샘플링된 서브레인징 12비트 ADC이고, 저정밀(coarse) 인코더는 5비트 SD이다. 사용된 프로세스는 CMOS이고 DAC는 DAC의 INL(Integral Nonlinearity)을 향상시키기 위해 랜덤화한 스위치를 갖는 캐패시터 회로이다.

그러나, 이 방식은 많은 문제점을 갖고 있다. 이 DAC의 DNL(differential nonlineality)은 CMOS 공정이 성취할 수 있는 캐패시터의 매칭에 의해 제한된다. 도 5와 도 6을 참조하면, 랜덤화는 불요(spurious)없는 동적 범위(spur-free dynamic range)를 돕지만, 이는 항상 SNR 퇴화를 수반하는 경우이다. 또한, 알려진 바와 같이, CMOS 기술은 동적 범위를 제한한다.

본 장치의 다른 단점은, 대역폭은 클럭 레이트의 1/16이지만 8x의 높은 클럭 레이트를 요하며 클럭 신호가 집적 회로(IC)에 삽입되어야 한다는 것이다.

그러므로, 본 기술 분야에서는 향상된 A/D 컨버터 설계가 필요하다.

본 발명은 A/D 컨버터(anlog-to-digital converter)에 관한 것이다. 특히, 본 발명은 고분해능, 모노리식(monolithic), 고속 A/D 컨버터에 관한 것이다.

도 1은 본 발명의 ADC의 제1 실시예를 도시하는 블럭도.

도 2는 본 발명의 ADC의 제2 실시예를 도시하는 블럭도.

본 기술 분야의 상기 요구가 본 발명의 A/D 컨버터 아키텍쳐에 의해 다루어진다. 본 발명은 베이스라인 데이터 레이트로 베이스라인 비트 크기를 제공하고 베이스라인 클럭 레이트에서 선택된 동적 범위를 갖는 프론트 엔드 ADC 베이스라인 장치를 포함하는 고성능 ADC 장치이다. 제2 회로는 베이스라인 장치의 베이스라인데이터 레이트를 선택된 인자만큼 감축된 데이터 레이트로 데시메이트(decimate)하여, 선택된 인자와 동일한 오버샘플링 레이트를 획득한다. 마지막으로, 베이스라인 클럭 레이트보다 선택된 인자만큼 작은 출력 데이터 레이트를 최종의 고분해능으로 생성하기 위한 회로가 채용된다.

구체적인 실시예에서, 베이스라인 클럭 레이트는, PLL을 사용하여 크리스탈 오실레이터 기준 주파수에 선택된 인자를 곱함으로써 생성된다. 기준 클럭 주파수는 최종, 고분해능 ADC의 클럭 레이트이다.

본 명세서에는 특정 응용에 대한 구체적인 실시예를 참고로 하여 발명이 기재되어 있지만, 본 발명은 여기에 제한되는 것으로 이해되어서는 안된다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는 발명의 범위내에서 그리고 본 발명이 주요하게 이용될 수 있는 다른 분야에서 부가적인 변형, 응용 및 실시예가 가능하다는 것을 알 것이다.

도 1은 본 발명의 ADC의 제1 실시예를 도시하는 블럭도이다. 도 1에 도시된 바와 같이, 신규한 회로(10)는 14 비트 데이터를 80 MSPS 데이터 레이트로 처리하고 베이스라인 클럭 레이트에서 14 비트 동적 범위를 갖는 프론트 엔드 회로 ADC 베이스라인 장치(20)를 포함한다. PLL(phase-locked loop) 회로(30)가 포함되어기준 클럭 주파수에 인자 8을 곱함으로써 베이스라인 클럭 레이트를 생성한다. 데시메이팅 필터(50)(데이메이터(decimator))가 포함되어 베이스라인 장치(20)의 80 MSPS 데이터 레이트를 10 MSPS 데이터 레이트로 줄여 8배의 오버샘플링을 달성한다. 이 오버샘플링은 베이스라인 ADC SNR이 최종 ADC의 SNR을 획득하도록 한다. 따라서, 출력 데이터 레이트는 베이스라인 클럭 레이트보다 8배 느리고 출력 데이터(55)를 16비트의 분해능과 10 MSPS의 데이터 레이트로 제공한다. 입력 신호(25)는 입력 샘플과 홀드 회로를 구동하는데, 이는 도 2에 더 도시되어 있다.

도 2는 본 발명의 ADC의 제2 실시예를 도시하는 블럭도이다. 도시된 바와 같이, 프론트 엔드(20)는 대역폭 제한 샘플과 홀드 회로(40)를 제공하고 최종 클럭 레이트와 동일한 클럭 레이트로 동작한다. 프론트 엔드(20)는 입력 신호(V(in))를 상기 샘플과, 도시된 바와 같이 크리스탈 오실레이터(AC1), 캐패시터(C1), 레지스터(R1)의 레이트로 동작하는 샘플링 스위치(S1)를 포함하는 홀드 회로(40)에 공급하는 입력 버퍼 단일 증폭기(A1)를 제공한다. R1은 입력 신호의 오차를 생성하는 임계 저항이다. 3비트의, ADC(60)는 크리스탈 오실레이터(AC1)에 의해 구동된다. 합산 회로 소자(합산 노드)(80)는 DAC(90)의 출력 신호와 각 사이클 동안의 샘플의 값을 합산한다. DAC는 열 쇼트 노이즈원를 제거하기 위해 CMOS로 구현된다. 정밀 인코더(95)는 바람직하게는, PLL 회로(30)에 의해 80MHz로 구동되는 베이스라인 샘플 레이트로 샘플링하는 세 단계의 인코더이다. 출력에서 데시메이팅 필터(50)를 통해 데시메이트된 이 신호는 합산기(65)를 이용하여 ADC(60)의 프론트 엔드 데이터와 합산된다.

CMOS의 스위칭 속도가 더 느리더라도 본 발명의 전반적인 성능을 퇴화되지 않는다. PLL 지터는 신호대 노이즈(SNR; signal-to-noise) 성능을 퇴화시키지 않는데, 입력 샘플과 홀드 회로(40)가 위상과 열 노이즈를 발생시킬 수 있는 배가된 버전의 레이트가 아닌 최종 ADC 클럭 레이트를 사용하기 때문이다.

최적의 모드에서, 시스템은 상보적 바이폴라 CMOS(CBICMOS)로 구현되는데, 이 방식은 최고의 동적 범위, 최광대역이고 월등한 SNR를 제공한다. 구체적인 실시예에서, 레이저로 절단가능한, 박막의, 탄탈륨 질화물 저항(R1)이 DNL(differential non-linearity)을 개선시키는데 사용된다. 이 방식은 낮은 주파수에 높은 동적 범위를 제공하나, 또한 광대역폭을 허용하여 비디오 주파수까지 수용할 수 있는 성능을 유지하도록 한다. 본 발명은 기준 클럭 레이트와 동일한 최종 데이터 레이트를 제안하며 주파수 배가는 IC 외부보다는 내부에서 제공된다.

본 발명은 또한 고성능 ADC를 개발하는 방법에 있어서, 베이스라인 클럭 레이트로 선택된 동적 범위를 갖는 베이스라인 장치를 구성하는 단계; 기준 크리스탈 오실레이터 주파수를 선택된 인자만큼 상향 변환(translate)함으로써 베이스라인 클럭 레이트를 생성하는 단계; 상기 베이스라인 장치의 데이터 레이트를 더 낮은 데이터 레이트로 데시메이트하여 선택된 정도의 오버샘플링을 획득하는 단계; 및 선택된 출력 분해능에서 상기 더 낮은 데이터 레이트로 출력 데이터 레이트를 생성하는 단계를 포함하는 방법을 기술하고 있다. 이 신규한 아키텍쳐는 모노리틱 기판을 포함하며 그 기판 상의 베이스라인 ADC는 최종 ADC의 성능 요건을 만족시키는데 필요한 동적 범위를 제공한다.

일반적으로, 본 발명의 방법과 회로는 각각 16과 10의 값을 갖는 고성능 X 비트, Y MSPS의 ADC를 제공한다. 베이스라인 입력 장치(20)는 각각 14와 80의 값을 갖는 X-d 비트, Y*c MSPS의 데이터 레이트를 갖는 ADC이며, 이 장치는 보통 베이스라인 클럭 레이트에서 14 비트인, d 비트의 동적 범위를 제공한다. 베이스라인 클럭 레이트는 크리스탈 오실레이터 기준 주파수를 PLL 회로(30)를 사용하여 c만큼 상향 변환함으로써 생성된다. 데시메이팅 필터(50)는 보통 80인, Y*10 MSPS인 베이스라인 장치의 데이터 레이트를 Y MSPS로 낮추고 c를 얻는데, 보통 8배 오버샘플링한다. 그리고, 출력 데이터 레이트는 Y MSPS 데이터 레이트에 X 비트 출력 분해능을 갖는 베이스라인 클럭 레이트보다 c배 낮다. X와 Y의 전형적인 값은 기술한 바와 같이, 각각 16과 10이다.

고성능 ADC는 오버샘플링되는데, 8배의 경우 SNR은 10log(2)³, 즉 9 dB 향상된다. 8X 오버샘플링 클럭 신호를 생성하기 위해, 그리고 사용자에게 그것을 명백히 하기 위해, 주파수 배가 PLL(frquency multiplying phase lock loop)을 이용하여 입력 클럭 신호를 8배 변환하고 ADC에 대한 클럭 신호를 제공한다. 이 신호는 입력 샘플과 홀드 회로를 구동하여 ADC의 SNR에 있어서 PLL 지터의 영향을 축소시켜야 한다. ADC는 높은 클럭 레이트로 동작하기 때문에, 바이폴라 DAC를 이용해야 한다. 본 기술 분야에서 바이폴라 DAC가 일반적인 동작 온도 범위에서 ADC SNR과 DNL을 퇴화시키는 알파 에러와 베이스 쇼트 노이즈를 갖는다는 것은 잘 알려져 있다. 그러나, 바이폴라 DAC 에러는 베이스라인 ADC에 대한 에러 버짓에서 고려되고오버샘플링은 열 노이즈의 영향을 충분히 줄인다. 출력 베이스라인 ADC 데이터는 최종 ADC 클럭 레이트의 8배로 출력된다. 칩상에 탑재된 8:1 디지털 데시메이팅 필터는 10 MHz의 클럭 레이트로 16 비트의 최종 데이터 출력을 제공한다.

도 1의 변경례는 본 발명에 있어서 제2의 신규성을 제공한다. 이 변경례에서, 프론트 엔드는 최종 동작 속도에서 3 비트(ADC/DAC) 동작을 한다. 입력 샘플과 홀드 회로(40)와 합산 노드(80)는 제한된 입력 대역폭에 의한 이점을 위해 대역폭이 제한된 것으로, 즉 5 MHz=1/2 Nyquist이다. DAC(90)은 SNR을 퇴화시키는 모든 열 쇼트 노이즈원을 기본적으로 제거한 CMOS 아키텍쳐로 구현된다. DAC(90)는 낮은 스위칭 속도 요건때문에 바람직하게는 CMOS로 구현된다. 또한, PLL(30)의 지터는 전체 SNR을 퇴화시키지 않는데, 입력 샘플과 홀드 회로(40)가 배가된 버전이 아니라 기준 크리스탈 오실레이터 주파수로 클럭되기 때문이다. 이는 부가적인 위상 노이즈와 열 노이즈 퇴화가 개재될 가능성을 제거한다. 인코더 데이터는 데시메이트되고 프론트 엔드 데이터와 합산되어 ADC(60) 클럭 레이트로 전체 ADC 비트를 생성한다.

본 발명으로 달성하고자 하는 목적은, 고분해능, 고속 ADC(60)을 빌딩 블록으로 이용하여 고분해능, 저속 ADC(10)을 개발하고, PLL(30)을 이용하여 8배 주파수 배가를 하고 PLL 지터와 SNR 간의 교환을 가능하게 하고, 단일 설계에 기초하여 다중 ADC 패밀리를 만들 수 있게 하고, 주문형 하이브라이드 기술에 적합하고 규격 소자보다 뛰어난 성능 레벨을 가능하게 하고, 하이브리드 회로보다 적어도 한 오더정도 크기가 작은 전력 레벨을 얻을 수 있다. 본 발명은 저가로 mil 규격(mil-standard)을 충족시키고 최신 기술 성능의 미래의 기술적 진보에 적합한 설계 아키텍쳐를 가능하게 한다.

따라서, 본 발명은 특정 응용을 위한 특정 실시예를 참조로 기술되었다. 본 기술 분야에서 통상의 지식을 가진 자는 부가적인 변경, 응용 및 실시예가 발명의 범위내에서 가능하다는 것을 알 것이다.

그러므로, 첨부된 청구항은 본 발명의 범위 내에서 이러한 모든 응용, 변경 및 실시예를 포함하는 것이다.

Claims (1)

1. 베이스라인 비트 크기를 베이스라인 데이터 레이트로 제공하고 베이스라인 클럭 레이트에서 선택된 동적 범위(dynamic range)를 갖는 프론트 엔드 ADC 베이스라인 장치(40)와,

   기준 클럭을 선택된 인자만큼 상향 변환시켜 상기 베이스라인 클럭 레이트를 생성하는 제1 회로(30)와,

   상기 베이스라인 장치(40)의 상기 베이스라인 데이터 레이트를 상기 선택된 인자만큼 감소된 데이터 레이트로 데시메이트하여, 상기 선택된 인자와 동일한 오버샘플링 레이트를 얻는 제2 회로(50)와,

   베이스라인 분해능을 유지하면서 상기 베이스라인 클럭 레이트보다 상기 선택된 인자만큼 느린 출력 데이터 레이트를 생성하는 제3 회로(90)

   를 포함하는 고성능 ADC 장치.