CN116224747A - 基于自参考延迟单元的时间数字转换器 - Google Patents

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Abstract

本公开涉及基于自参考延迟单元的时间数字转换器。时间数字转换器(TDC)电路包括控制逻辑和耦合到所述控制逻辑的第一自参考延迟单元电路。第一自参考延迟单元电路包括：第一组电容器，耦合到第一正输入和第一正输出之间的第一节点，其中所述第一组电容器由来自所述控制逻辑的第一控制信号选择性地控制，所述第一控制信号包括与第一正阈值相对应的第一上行值；以及第二组电容器，耦合到第一负输入和第一负输出之间的第二节点，其中所述第二组电容器由来自所述控制逻辑的第二控制信号选择性地控制，所述第二控制信号包括与第一负阈值相对应的第一下行值。

Description

基于自参考延迟单元的时间数字转换器
技术领域
至少一个实施例总体上涉及锁相环(PLL)，更具体地，涉及PLL中的基于自参考延迟单元的时间数字转换器(TDC)。
背景技术
锁相环(PLL)是一种产生输出信号的控制系统，该输出信号的相位与输入信号的相位有关。有几种不同的类型，但最简单的是在反馈回路中包含可变频率振荡器和相位检测器的电子电路。振荡器产生一个周期信号，相位检测器将该信号的相位与输入周期信号的相位进行比较，调整振荡器以保持相位匹配。因此，PLL在两个输入上运行，两个输入可以理解为参考时钟和反馈时钟。PLL的部分功能是近似这两个输入之间的延迟，以便进行匹配调整。
在某些PLL中，通常采用时间数字转换器(TDC)来准确定义增益并允许对参考时钟的扩频进行数字跟踪。这些TDC中存在不同的限制，可能包括系统偏移，特别是当PLL是混合PLL时，例如，采用模拟比例路径电路和数字积分路径电路的混合PLL，其中TDC将后者的延迟值数字化。当试图在参考时钟和反馈时钟之间实现非常小的步长时，这些限制会增加，例如，以皮秒或几皮秒的数量级。
附图说明
将参照附图描述根据本公开的各种实施例，其中：
图1是根据至少一些实施例的采用时间数字转换器(TDC)电路的锁相环(PLL)的示意框图；
图2A是根据至少一些实施例的基于自参考延迟单元的TDC电路的示意框图；
图2B是根据至少一些实施例的TDC电路中的一个自参考延迟单元电路的示意框图；以及
图3是根据至少一些实施例的控制多个自参考延迟单元电路的方法的流程图。
具体实施方式
本发明的方面和实施例解决了在PLL中使用TDC电路的上述复杂性和挑战，方法是在TDC电路中采用自参考延迟单元电路，例如，这与使用具有公共定时参考的多个单端延迟单元电路区分开。在某些PLL中，线性TDC电路被用于精确定义增益并允许跟踪扩频参考时钟。对于低抖动应用，PLL使用具有中等范围的高分辨率TDC电路。此外，TDC步长变化受到严格控制，以满足PCI
Figure BDA0003929596210000021
等标准规定的带宽规格。
在某些PLL中，闪速TDC电路满足这些限制，该电路使用两个延迟值之间的差值来获得高分辨率。闪速TDC电路可以理解为类似于使用多个延迟单元电路的闪速模数转换器，其中，TDC时间步长被实现为两个具有不同设置的延迟单元电路之间的差异。延迟单元电路中的延迟可以通过使用控制逻辑可变地改变每个相应延迟单元电路的电容来编程。通过使用基于伪随机二进制序列(PRBS)(如PRBS31模式)实现动态元素匹配(DEM)的逻辑，可以对抗TDC步长变化。控制逻辑可以使用此PRBS模式在每个循环中变换延迟单元电路的阈值，以尝试减少不匹配的影响并使闪速TDC电路线性化。
然而，在这些TDC电路中，由于设计使用具有共同参考的单端延迟单元，因此存在局限性。例如，处理参考时钟的上行(UP)信号的多个延迟单元电路的输出可由触发器或锁存器提供，触发器或锁存器基于处理反馈时钟的下行(DN)信号的单个延迟单元电路输出进行计时。此DN单延迟单元电路生成共同参考(可延迟固定量)，共同参考驱动所有UP延迟单元电路的锁存器，该锁存器根据PRBS模式延迟不同量。这些单端延迟单元电路可能会导致输入路径不匹配，从而导致TDC电路输入处的系统偏移，这在TDC电路/PLL实现设计中很难补偿。
例如，虽然尝试用虚拟负载加载DN信号以创建对称性，但很难做到准确，因为根据设计，UP/DN延迟单元电路之间的扇出信号是不对称的。更具体地说，来自单个DN延迟单元电路的一个通用参考采用大量扇出信号来驱动所有UP锁存器，对于UP延迟单元电路，当每个UP延迟单元电路驱动UP锁存器的单个锁存器时，采用少量扇出信号。这些锁存器的输出组合是一个测温代码，可以理解为代表自然数的熵编码。通过对这些测温输出求和，生成最终的二进制代码。如前所述，在混合模式下将PLL与模拟比例路径电路和数字积分路径电路一起使用时，系统偏移是一个更为棘手的问题，导致TDC电路的输出中出现参考杂散(reference spur)。
此外，单端TDC电路设计必须应对多个延迟单元电路中出现的不对称正负阈值的挑战。通过增加电容来创建正阈值，通过从给定的延迟单元电路中移除电容来创建负阈值。延迟单元电路中每个节点的电阻/电容(RC)值随电容变化而变化。改变电容是一个非线性过程，通常在小延迟范围内良好地起作用，例如在电容值的10-20％范围内，但在大延迟范围内不起作用。实际上，增加电容和移除电容的行为几乎相同，但并不相同。因此，尽管很小，但这种不对称性在尝试实现例如1-3皮秒(ps)量级的非常小步长时是一个问题。
本发明的各个方面通过在PLL的TDC电路中使用自参考延迟单元电路来解决上述缺陷和其他缺陷，从而消除先前设计的单端公共参考。例如，每个自参考延迟单元电路可以包括与第二反相器串联耦合的第一反相器，第一反相器接收代表传入上行信号(UP)的正时间信号，以及与第四反相器串联耦合的第三反相器，该第三反相器接收代表传入下行信号(DN)的负时间信号。每个自参考延迟单元电路还可以包括耦合到第一反相器和第二反相器之间的第一节点的第一组电容器，控制逻辑通过与正阈值相对应的第一控制信号选择性地控制第一组电容器。每个自参考延迟单元电路还可以包括耦合到第三反相器和第四反相器之间的第二节点的第二组电容器，其中控制逻辑通过与负阈值相对应的第二控制信号选择性地控制第二组电容器。这样，可以独立于第一组电容器来控制每个延迟单元电路中的第二组电容器，也可以消除正阈值与负阈值之间的任何不对称。
在这些实施例中，公开的TDC电路还可以包括耦合到自参考延迟单元电路的各个输出的相位检测器和耦合到相位检测器输出的加法器。加法器可以被配置为生成表示传入上行信号和传入下行信号之间的时间差的多位输出。由于逻辑和所采用的有效延迟单元电路数量之间不匹配，可以使用映射逻辑将多位输出映射到至少比多位输出小一位并且量化时间差的数字代码。
因此，根据本公开的一些实施例实施的系统和方法的优点包括但不限于，能够匹配TDC电路的多延迟单元电路的输入路径，消除系统偏移，以及能够使正阈值匹配(例如，对称于)负阈值。所公开的TDC电路与DEM逻辑兼容，减少了延迟单元电路中不匹配的影响，并减少了TDC电路的非线性。对于本领域技术人员来说，下文讨论的基于TDC电路的PLL的其他优势是显而易见的。
图1是根据至少一些实施例，采用TDC电路120的锁相环(PLL)100的示意框图。在至少一些实施例中，PLL 100包括相位频率检测器(PFD)110、比例路径电路130、TDC电路120、数字积分路径电路140、数字控制振荡器(DCO)150、高速分频器(HSDIV)160、δ-∑调制器分频器(DSMDIV)170和整数分频器(NDIV)180。因此，TDC电路120耦合在相位频率检测器110和DCO 150之间，数字积分路径电路140耦合在TDC电路120与DCO 150之间，比例路径电路130耦合在相位频率检测器110和DCO 150之间。
至少在PLL 100的一些实施例中，PFD 110从PLL 100反馈环路174接收参考时钟(REFCLK)和反馈时钟(FBCLK)。PFD 110检测参考时钟和反馈时钟的频率/相位，并生成两个相应的信号，例如，参考时钟的频率/相位的UP信号和反馈时钟的频率/相的DN信号。UP信号和DN信号均提供给比例路径电路130和TDC电路120。如前所述，在PLL 100的混合模式中，比例路径电路130是模拟电路，例如包括电荷泵、低通滤波器和其他滤波电路。比例路径电路130用于对UP/DN信号进行比例处理。
在这些实施例中，TDC电路120将UP/DN信号转换为数字值，这些数字值可以组合并处理为最终数字代码，该数字代码量化UP/DN之间的时间差。在一些实施例中，该最终数字代码可以是4位数字代码，但也可以是其他数字代码。数字代码被馈送入数字积分路径电路140，然后该数字积分路径电路基于TDC电路120生成的数字代码对UP/DN信号进行积分处理。
在这些实施例中，两个路径的输出，包括比例路径电路130和数字积分路径电路140，都被输入到DCO 150中。这样，两个比例和积分路径连接在一起，在连续的反馈环路中引起DCO 150频率的变化。反过来，反馈环路174可以包括HSDIV 160、DSMDIV 170和NDIV180组件，这些组件将DCO生成的信号向下分割，以生成反馈时钟(FBCLK)。
在各种实施例中，TDC电路120表现出的任何偏移(例如，系统偏移)都会导致比例路径电路130和数字积分路径电路140竞争(例如，通过DCO 130)，以解决基于相位的定时问题。由于具有较高的增益，数字积分路径电路140赢得了这一竞争。这可能会导致PLL 100的输入出现偏移，从而在参考时钟频率下产生PLL 100输出的杂散。基于单端TDC电路中的这一缺陷和其他缺陷可通过下文所述的基于自参考延迟单元的TDC电路解决。
图2A是根据至少一些实施例的基于自参考延迟单元的TDC电路200的示意框图。在一些实施例中，TDC电路200被用作参考图1讨论的PLL 100的TDC电路120。在这些实施例中，TDC电路200包括斩波器202，该斩波器对参考时钟的UP信号和反馈时钟的DN信号进行采样或以其他方式剖割。TDC电路200还包括DEM逻辑206(此处也称为控制逻辑)、多个自参考延迟单元电路210(图示为DLY)、耦合到多个自参考延迟单元电路210中的各个电路的多个相位检测器220A(图示为PD)、耦合到多个相位检测器220A的输出的加法器230，以及耦合到加法器230的输出的映射逻辑240。图2B是根据至少一些实施例的TDC电路200中的多个自参考延迟单元电路210的第一自参考时延单元电路210A的示意框图，以示例的方式说明了多个自参考延迟单元电路210中的每个的结构。
在至少一些实施例中，多个自参考延迟单元电路210包括第一自参考延迟单元电路210A、第二自参考延迟单元电路210B、第三自参考延迟单元电路210C、第四自参考延迟单元电路210N、第五自参考延迟单元电路210O和第六自参考延迟单元电路210P。相应地，多个相位检测器(每个可以是触发器、锁存器等)包括第一相位检测器220A、第二相位检测器220B、第三相位检测器220C、第四相位检测器220N、第五相位检测器220O和第六相位检测器220P，它们耦合到各自编号的自参考延迟单元电路的输出端。虽然图2A示出了多个自参考延迟单元电路210和多个相位检测器220中的六个，但中间的点表示每个电路中可能有更多的，例如，每个电路中有16个成对工作。
在这些实施例中，向多个自参考延迟单元电路210中的每一个提供UP信号的采样部分(UP_CHOP)和DN信号的采样部分(DN_CHOP)。DEM逻辑206还向多个自参考延迟单元电路210中的每个电路发送两个控制信号(k1、k2)，如图2B所示，并用图2A中的虚线表示。这样，每个自参考延迟单元电路都获得输入DN信号的DN部分作为自己的参考，从而消除了延迟单元电路组之间的系统偏移。
在各种实施例中，每个自参考延迟单元电路210包括与第二反相器212B串联耦合的第一反相器212A，第一反相器212A接收代表传入上行信号的正时间信号(INP)，以及与第四反相器212D串联耦合的第三反相器212C，第三反相器212C接收代表传入下行信号的负时间信号(INN)。然后，可以将每个延迟单元电路中的电容器组在多个自参考延迟单元电路210中的每个内拆分为第一组电容器214A和第二组电容器214B。虽然这些反相器可以用于延迟单元电路，但也可以使用其他缓冲器或类似部件。
在这些实施例中，第一组电容器214A耦合到第一反相器212A和第二反相器212B之间的第一节点215A。第一组电容器214A由来自DEM逻辑206的与正阈值相对应的第一控制信号选择性地控制。例如，DEM逻辑206可以选择性地控制耦合到第一组电容器214A的第一开关216A。此外，在这些实施例中，第二组电容器214B耦合到第三反相器212C和第四反相器212D之间的第二节点215B。第二组电容器214B由来自DEM逻辑206的与负阈值相对应的第二控制信号选择性控制。例如，DEM逻辑206可以选择性地控制耦合到第二组电容器214B的第二开关216B。由于在每个具有相同镜像电容器组的相应自参考延迟单元电路中离散地执行添加正阈值或移除负阈值，因此可以创建与负阈值对称的正阈值，从而减少非线性。因此，在一些实施例中，第一组电容器214A中的电容器在尺寸和数量上与第二组电容器中的电容器相等，以便提供此类相同镜像电容器组。
在这些实施例中，TDC电路200还包括耦合到多个自参考延迟单元电路210的各个输出端的多个相位检测器220，以及耦合到多个相位检测器200的输出端的加法器230。在一些实施例中，加法器230生成多位输出(iOUT<4:0>)，该输出表示传入上行信号和传入下行信号之间的时间差，例如作为测温代码。因此，在一些实施例中，加法器230可以是基于加法器的therm2箱(therm2 bin)。
在各种实施例中，映射逻辑240进一步耦合到加法器230，并配置为将多位输出映射到比多位输出小至少一位并且量化时间差的数字代码(例如OUT<3:0>)。由于编码成少于来自多个相位检测器220的所有输出的数字代码，因此可以使用该映射逻辑240。然而，在这些实施例中，包括更大(和2N)数量的延迟单元电路/相位检测器对，使得在多个自参考延迟单元电路210之间变换控制信号值更容易，如将更详细地描述的那样。因此，在一些实施例中，映射逻辑240可以包括饱和逻辑、斩波解调逻辑和TDC_NBIT逻辑，以便将加法器230的5位输出转换为映射逻辑240的4位输出。虽然在这些输出中示出了特定位数，但不同的实施例可能会改变这些输出中的位数。
Figure BDA0003929596210000071
表1
在公开的实施例中，进一步参考图2A-2B和表1，控制逻辑(例如，DEM逻辑206)被配置为生成第一控制信号，以选择性地控制多个自参考延迟单元电路210的第一组电容器214A，其中第一控制信号中的相应第一控制信号包括上行值(k1)。在所公开的实施例中，控制逻辑还被配置为生成第二控制信号，以选择性地控制多个自参考延迟单元电路210的第二组电容器214B，其中第二控制信号中的相应第二控制信号包含下行值(k2)。
在这些实施例中，控制逻辑被配置为在第一和第二控制信号中相对于下行值改变上行值。有多种方法可以做到这一点，但有一种方法如表1所示，其中k1值和k2值以乒乓方式编程，一次来回增加一个k值，例如增加k1，然后减少k2，等等，重复该增加k1和减少k2。可以看出，正阈值和负阈值通过在多个自参考延迟单元电路210之间交换k1/k2设置来实现而是对称的。因此，在一些实施例中，控制逻辑被配置为交替递增第一控制信号中的相应第一控制信号内的上行值和递减第二控制信号中的相应第二控制信号内的下行值，如表1所示。然而，控制逻辑也可以配置为交替递增第一控制信号中的相应第一控制信号内的上行值和递减第二控制信号中的相应第二控制信号内的下行值。
在至少一些实施例中，控制逻辑被配置为以控制信号对生成第一控制信号和第二控制信号，一个控制信号对被提供给每个各自的自参考延迟单元电路。在这些实施例中，控制逻辑进一步配置为根据顺序模式或伪随机模式之一，随时间将控制信号对旋转到多个自参考延迟单元电路210的不同自参考延迟单元电路。这种值的旋转进一步降低了在多个自参考延迟单元电路210中的自参考延迟单元电路210之间形成任何类型的系统和随机偏移的可能性。
参考图2A-2B和表1，根据示例性实施例，第一自参考延迟单元电路210A耦合到控制逻辑，并包括耦合到第一正输入(INP)和第一正输出之间的第一节点215B的第一组电容器214A。第一组电容器214A由来自控制逻辑的第一控制信号选择性地控制，第一控制信号包括与第一正阈值相对应的第一上行值(例如，k1＝0)。第二组电容器214B耦合到第一负输入(INN)和第一负输出之间的第二节点215B。第二组电容器214B由来自控制逻辑的第二控制信号选择性地控制，第二控制信号包括与第一负阈值相对应的第一下行值(例如，k2＝7)。
在示例性实施例中，第二自参考延迟单元电路210B耦合到控制逻辑，并且包括耦合到第二正输入和第二正输出之间的第三节点的第三组电容器。第三组电容器由来自控制逻辑的第三控制信号选择性控制，第三控制信号包括等于第一上行值的第二上行值(例如，k1＝0)。第二自参考延迟单元电路210B还包括耦合到第二负输入和第二负输出之间的第四节点的第四组电容器。第四组电容器由来自控制逻辑的第四控制信号选择性地控制，第四控制信号包括等于第一下行值减去一的第二下行值(例如，k2＝6)。
在示例性实施例中，第三自参考延迟单元电路210C耦合到控制逻辑，并且包括耦合到第三正输入和第三正输出之间的第五节点的第五组电容器。第五组电容器由来自控制逻辑的第五控制信号选择性地控制，第五控制信号包括等于第一上行值加一的第二上行值(例如，k1＝1)。第三自参考延迟单元电路210C还包括耦合到第三负输入和第三负输出之间的第六节点的第六组电容器。第六组电容器由来自控制逻辑的第四控制信号选择性地控制，第四控制信号包括等于第一下行值减去一的第二下行值(例如，k2＝6)。
在示例性实施例中，第四自参考延迟单元电路210N耦合到控制逻辑，并且包括耦合到第四正输入和第四正输出之间的第七节点的第七组电容器。第七组电容器由来自控制逻辑的第七控制信号选择性地控制，第七控制信号包括等于第一下行值减去一的第二上行值(例如，k1＝6)。第四自参考延迟单元电路210N还包括耦合到第四负输入和第四负输出之间的第八节点的第八组电容器。第八组电容器由来自控制逻辑的第八控制信号选择性地控制，第八控制信号包括等于第一上行值加一的第二下行值(k2＝1)。
在示例性实施例中，第五自参考延迟单元电路210O耦合到控制逻辑，并且包括耦合到第五正输入和第五正输出之间的第九节点的第九组电容器。第九组电容器由来自控制逻辑的第九控制信号选择性地控制，第九控制信号包括等于第一下行值减去一的第二上行值(例如，k1＝6)。第五自参考延迟单元电路210O还包括耦合到第五负输入和第五负输出之间的第十节点的第十组电容器。第十组电容器由来自控制逻辑的第十控制信号选择性控制，第十控制器信号包括等于第一上行值的第二下行值(例如，k2＝0)。
在示例性实施例中，第六自参考延迟单元电路210P耦合到控制逻辑，并且包括耦合到第六正输入和第六正输出之间的第十一节点的第十一组电容器。第十一组电容器由来自控制逻辑的第十一控制信号选择性地控制，第十一控制信号包括等于第一下行值的第二上行值(例如，k1＝7)。第六自参考延迟单元电路210P还包括耦合到第六负输入和第六负输出之间的第十二节点的第十二组电容器。第十二组电容器由来自控制逻辑的第十二控制信号选择性地控制，第十二控制信号包括等于第一上行值的第二下行值(k2＝0)。
在示例性实施例中，至少第七自参考延迟单元电路(位于多个自参考延迟元电路210的中间某处)耦合到控制逻辑，并包括耦合到第七正输入和第七正输出之间的第十三节点的第十三组电容器。第十三组电容器由来自控制逻辑的第十三控制信号选择性地控制，第十三控制信号包括第二上行值(例如，k1＝3)。第七自参考延迟单元电路还包括耦合到第七负输入和第七负输出之间的第十四节点的第十四组电容器。第十四组电容器由来自控制逻辑的第十四控制信号选择性地控制，第十四控制信号包括等于第二上行值的第二下行值(例如，k2＝3)。
在进一步的实施例中，控制逻辑可以以不遵循表1的方式改变第一控制信号(k1)和第二控制信号(k2)的值的生成。例如，表2可以简化可以最小化功耗的方法。
Figure BDA0003929596210000101
Figure BDA0003929596210000111
表2
在进一步的实施例中，如果需要和/或在特定TDC电路中可以接受，则可以减小TDC电路200的范围，该范围会增加DEM逻辑206产生的无用音调的频率。例如，表3中所示为实现4位TDC电路的第一控制信号(k1)和第二控制信号(k2)的值，它们在15个状态下旋转，并以fref/15及其谐波生成无用音调，其中“fref”是DEM逻辑时钟频率。
状态编号 k1 k2 k1-k2
1 0 7 -7
2 0 6 -6
3 1 6 -5
4 1 5 -4
5 2 5 -3
6 2 4 -2
7 3 4 -1
8 3 3 0
9 4 3 1
10 4 2 2
11 5 2 3
12 5 1 4
13 6 1 5
14 6 0 6
15 7 0 7
表3
作为另一个示例，表4说明了实现2位TDC电路的第一控制信号(k1)和第二控制信号(k2)的值，它们在3种状态下旋转，并以fref/3产生无用的音调及其谐波。
Figure BDA0003929596210000112
Figure BDA0003929596210000121
表4
作为另一个示例，表5说明了实现2.5位TDC电路的第一控制信号(k1)和第二控制信号(k2)的值，它们在5种状态下旋转，并以fref/5产生无用的音调及其谐波。
状态编号 k1 k2 k1-k2
1 0 2 -2
1 0 2 -2
1 0 2 -2
2 0 1 -1
2 0 1 -1
2 0 1 -1
3 0 0 0
3 0 0 0
3 0 0 0
4 1 0 1
4 1 0 1
4 1 0 1
5 2 0 2
5 2 0 2
5 2 0 2
表5
图3是根据至少一些实施例的用于控制多个自参考延迟单元电路的方法300的流程图。方法300可以通过包括硬件、软件、固件或其任意组合的处理逻辑来执行。例如，方法300可以由TDC电路200执行，例如，具体而言，可以由TDC电路200的DEM逻辑206执行。尽管以特定顺序或顺序显示，但除非另有规定，否则流程的顺序可以修改。因此，所示实施例应仅理解为示例，所示过程可以以不同的顺序执行，并且一些过程可以并行执行。此外，在各种实施例中可以省略一个或更多个过程。因此，并非每个实施例都需要所有过程。其他过程流程也是可能的。
在操作310中，处理逻辑生成多个第一控制信号(例如，k1)，以选择性地控制多个自参考延迟单元电路的第一组电容器，其中多个第一控制器信号中的相应第一控制器信号包括上行值。
在操作320时，处理逻辑生成多个第二控制信号(例如，k2)，以选择性地控制多个自参考延迟单元电路的第二组电容器，其中多个第三控制信号中的相应第三控制信号包括下行值，在多个第一控制信号和第二控制信号中上行值相对于下行值变化。
在操作325中，处理逻辑可选地交替递增多个第一控制信号中的相应第一控制信号内的上行值和递减多个第二控制信号中的相应第二控制信号内的下行值。
在操作335中，处理逻辑可选地交替递减多个第一控制信号中的相应第一控制信号的上行值和递增多个第二控制信号中的相应第二控制信号的下行值。
在操作340中，处理逻辑可选地以控制信号对生成第一控制信号和第二控制信号，一个控制信号对提供给每个相应的自参考延迟单元电路。
在操作350中，处理逻辑根据顺序模式或伪随机模式中的一种，选择性地将控制信号对旋转到自参考延迟单元电路的不同的自参考延迟单元电路。
其他变化在本公开的范围内。因此，虽然所公开的技术容易受到各种修改和替代结构的影响，但其某些图示实施例在图纸中示出，并在上文中详细描述。然而，应当理解的是，无意将披露限制在所披露的一种或更多种特定形式，相反，其意图是涵盖所附权利要求中定义的属于披露精神和范围的所有修改、替代结构和等效物。
在描述所公开实施例的上下文中(特别是在以下权利要求的上下文中)使用术语“一(a)”、“一个(an)”和“该(the)”以及类似的参照物应被解释为包括单数和复数，除非本文中另有说明或上下文明确相矛盾，而不是术语的定义。除非另有说明，否则术语“包含”、“具有”、“包括”和“含有”应解释为开放式术语(意思是“包括但不限于”)。“连接”在未经修改且指物理连接时，应被解释为部分或全部包含在、连接到或连接在一起，即使存在干预。除非本文另有说明，否则本文中数值范围的引用仅用于作为单独引用该范围内的每个单独数值的简写方法，并且每个单独的数值都被合并到规范中，如同在本文中单独引用一样。在至少一个实施例中，除非上下文另有说明或矛盾，否则术语“集合”(例如，“一组项目”)或“子集”的使用应解释为包含一个或更多个成员的非空集合。此外，除非上下文另有说明或矛盾，否则相应集合的术语“子集”不一定表示相应集合的适当子集，但子集和相应集合可以相等。
除非另有明确说明或上下文明确矛盾，否则连接语，如“A、B和C中至少一个”或“A、B和C中的至少一个“形式的短语，通常用上下文来理解，表示项目、术语等可以是A、B或C，也可以是A和B和C集合的任何非空子集。例如，在一个有三个成员的集合的示例中，连接短语“a、B和C中的至少一个”和“A、B和C中至少一个“指的是以下集合中的任何一个：{A}、{B}、{C}、{A、B}，{A、C}，{B、C}，{A，B，C}。因此，这种连接语言通常并不意味着某些实施例需要A中的至少一个、B中的至少1个和C中的至少2个都存在。此外，除非上下文另有说明或矛盾，否则术语“复数”表示复数状态(例如，“复数项目”表示多个项目)。在至少一个实施例中，多个项目中的项目数至少为两个，但如果明确或通过上下文指示，则可以更多。此外，除非另有说明或上下文另有明确规定，否则短语“基于”是指“至少部分基于”而不是“仅基于”
除非本文另有说明或上下文另有明确矛盾，否则本文所述过程的操作可以按照任何合适的顺序进行。在至少一个实施例中，诸如本文描述的那些过程(或其变体和/或组合)的过程在配置有可执行指令的一个或更多个计算机系统的控制下执行，并通过硬件或其组合作为在一个或更多处理器上集体执行的代码(例如，可执行指令、一个或一个以上计算机程序或一个或以上应用程序)来实现。在至少一个实施例中，代码以计算机程序的形式存储在计算机可读存储介质上，该计算机程序包括由一个或更多个处理器可执行的多个指令。在至少一个实施例中，计算机可读存储介质是一种非暂时性计算机可读存储媒体，它不包括瞬态信号(例如，传播的瞬态电力或电磁传输)，但包括瞬态信号收发器内的非暂时性数据存储电路(例如，缓冲器、缓存和队列)。在至少一个实施例中，代码(例如，可执行代码或源代码)存储在一组或更多个非暂时性计算机可读存储介质上，该存储介质上存储有可执行指令(或存储可执行指令的其他存储器)，当计算机系统的一个或更多个处理器执行(即作为执行的结果)时，可使计算机系统执行本文描述的操作。在至少一个实施例中，一组非临时计算机可读存储介质包括多个非临时计算机读存储介质和多个非暂时计算机可读存储媒体的一个或更多个单个非临时存储介质缺少所有代码，而多个非临时计算机读存储媒体共同存储所有代码。在至少一个实施例中，可执行指令的执行使得不同的指令由不同的处理器执行。
因此，在至少一个实施例中，计算机系统被配置为实现一个或更多个服务，这些服务单独或共同执行本文描述的过程的操作，并且此类计算机系统配置有能够执行操作的适用硬件和/或软件。此外，实现本发明至少一个实施例的计算机系统是单个设备，在另一实施例中，是包含多个不同操作的设备的分布式计算机系统，使得分布式计算机系统执行本文描述的操作，并且使得单个设备不执行所有操作。
使用本文提供的任何和所有示例或示例性语言(例如，“诸如”)仅仅是为了更好地说明本发明的实施例，并不限制本发明的范围，除非另有声明。说明书中的任何语言都不应被解释为表明任何非权利要求的要素对本发明的实践至关重要。
本文引用的所有参考文献，包括出版物、专利申请和专利，在此通过引用合并，其程度与每个参考文献单独且具体地表示通过引用合并并在本文中完整阐述的程度相同。
在说明书和权利要求书中，可以使用术语“耦合”和“连接”及其衍生词。应该理解的是，这些术语不一定是彼此的同义词。相反，在特定示例中，“连接”或“耦合”可用于指示两个或更多个元件之间存在直接或间接的物理或电气接触。“耦合”也可能意味着两个或两个以上的元素不直接接触，但仍然相互合作或相互作用。
除非另有特别说明，否则可以理解，在整个规范中，诸如“处理”、“计算”、“运算”、“确定”等术语是指计算机或计算系统或类似电子计算设备的操作和/或过程，这些操作和/或者转换表示为物理的数据，例如电子数据、计算系统的寄存器和/或存储器中的量转换为其他数据，类似地表示为计算系统的存储器、寄存器或其他此类信息存储、传输或显示设备中的物理量。
以类似的方式，术语“处理器”可以指处理来自寄存器和/或存储器的电子数据并将该电子数据转换为可存储在寄存器和/或者存储器中的其他电子数据的任何设备或设备的一部分。作为非限制性示例，“处理器”可以是网络设备或MACsec设备。“计算平台”可以包括一个或更多个处理器。如本文所用，“软件”过程可能包括，例如，随时间执行工作的软件和/或硬件实体，例如任务、线程和智能代理。此外，每个过程可以指多个过程，用于顺序或并行、连续或间歇地执行指令。在至少一个实施例中，术语“系统”和“方法”在此可互换使用，只要系统可以包含一个或更多个方法，并且方法可以被视为系统。
在本文档中，可提及获取、获取、接收模拟或数字数据，或将其输入子系统、计算机系统或计算机实现的机器。在至少一个实施例中，获取、获取、接收或输入模拟和数字数据的过程可以通过多种方式完成，例如通过接收数据作为函数调用或应用程序编程接口调用的参数。在至少一个实施例中，可以通过串行或并行接口传输数据来完成获取、获取、接收或输入模拟或数字数据的过程。在至少一个实施例中，获取、获取、接收或输入模拟或数字数据的过程可以通过通过计算机网络从提供实体向获取实体传输数据来完成。在至少一个实施例中，还可以提及提供、输出、传输、发送或呈现模拟或数字数据。在各种示例中，提供、输出、传输、发送或呈现模拟或数字数据的过程可以通过将数据作为函数调用的输入或输出参数、应用程序编程接口的参数或进程间通信机制来完成。
尽管本文中的描述阐述了所述技术的示例实施例，但其他体系结构可用于实现所述功能，并拟在本发明的范围内。此外，尽管为了描述的目的，上文可能定义了具体的职责分配，但根据具体情况，不同的职能和职责可能以不同的方式分配和划分。
此外，尽管主题已经用特定于结构特征和/或方法行为的语言描述，但应当理解的是，所附权利要求中要求保护的主题不一定局限于所描述的特定特征或行为。相反，具体特征和行为被披露为实施权利要求的示范形式。

Claims (24)

1.一种时间数字转换器TDC电路，包括：
控制逻辑；以及
第一自参考延迟单元电路，耦合到所述控制逻辑，其中所述第一自参考延迟单元电路包括：
第一组电容器，耦合到第一正输入和第一正输出之间的第一节点，其中所述第一组电容器由来自所述控制逻辑的第一控制信号选择性地控制，所述第一控制信号包括与第一正阈值相对应的第一上行值；以及
第二组电容器，耦合到第一负输入和第一负输出之间的第二节点，其中所述第二组电容器由来自所述控制逻辑的第二控制信号选择性地控制，所述第二控制信号包括与第一负阈值相对应的第一下行值。
2.如权利要求1所述的TDC电路，还包括：
第二自参考延迟单元电路，耦合到所述控制逻辑，其中所述第二自参考延迟单元电路包括：
第三组电容器，耦合到第二正输入和第二正输出之间的第三节点，其中所述第三组电容器由来自所述控制逻辑的第三控制信号选择性地控制，所述第三控制信号包括等于所述第一上行值的第二上行值；以及
第四组电容器，耦合到第二负输入和第二负输出之间的第四节点，其中所述第四组电容器由来自所述控制逻辑的第四控制信号选择性地控制，所述第四控制信号包括等于所述第一下行值减一的第二下行值。
3.如权利要求1所述的TDC电路，还包括：
第二自参考延迟单元电路，耦合到所述控制逻辑，其中所述第二自参考延迟单元电路包括：
第三组电容器，耦合到第二正输入和第二正输出之间的第三节点，其中所述第三组电容器由来自所述控制逻辑的第三控制信号选择性地控制，所述第三控制信号包括等于所述第一上行值加一的第二上行值；以及
第四组电容器，耦合到第二负输入和第二负输出之间的第四节点，其中所述第四组电容器由来自所述控制逻辑的第四控制信号选择性地控制，所述第四控制信号包括等于所述第一下行值减一的第二下行值。
4.如权利要求1所述的TDC电路，还包括：
第二自参考延迟单元电路，耦合到所述控制逻辑，其中所述第二自参考延迟单元电路包括：
第三组电容器，耦合到第二正输入和第二正输出之间的第三节点，其中所述第三组电容器由来自所述控制逻辑的第三控制信号选择性地控制，所述第三控制信号包括第二上行值；以及
第四组电容器，耦合到第二负输入和第二负输出之间的第四节点，其中所述第四组电容器由来自所述控制逻辑的第四控制信号选择性地控制，所述第四控制信号包括等于所述第二上行值的第二下行值。
5.如权利要求1所述的TDC电路，还包括：
第二自参考延迟单元电路，耦合到所述控制逻辑，其中所述第二自参考延迟单元电路包括：
第三组电容器，耦合到第二正输入和第二正输出之间的第三节点，其中所述第三组电容器由来自所述控制逻辑的第三控制信号选择性地控制，所述第三控制信号包括等于所述第一下行值的第二上行值；以及
第四组电容器，耦合到第二负输入和第二负输出之间的第四节点，其中所述第四组电容器由来自所述控制逻辑的第四控制信号选择性地控制，所述第四控制信号包括等于所述第一上行值的第二下行值。
6.如权利要求1所述的TDC电路，还包括：
第二自参考延迟单元电路，耦合到所述控制逻辑，其中所述第二自参考延迟单元电路包括：
第三组电容器，耦合到第二正输入和第二正输出之间的第三节点，其中所述第三组电容器由来自所述控制逻辑的第三控制信号选择性地控制，所述第三控制信号包括等于所述第一下行值减一的第二上行值；以及
第四组电容器，耦合到第二负输入和第二负输出之间的第四节点，其中所述第四组电容器由来自所述控制逻辑的第四控制信号选择性地控制，所述第四控制信号包括等于所述第一上行值的第二下行值。
7.如权利要求1所述的TDC电路，还包括：
第二自参考延迟单元电路，耦合到所述控制逻辑，其中所述第二自参考延迟单元电路包括：
第三组电容器，耦合到第二正输入和第二正输出之间的第三节点，其中所述第三组电容器由来自所述控制逻辑的第三控制信号选择性地控制，所述第三控制信号包括等于所述第一下行值减一的第二上行值；以及
第四组电容器，耦合到第二负输入和第二负输出之间的第四节点，其中所述第四组电容器由来自所述控制逻辑的第四控制信号选择性地控制，所述第四控制信号包括等于所述第一上行值加一的第二下行值。
8.一种时间数字转换器TDC电路，包括：
控制逻辑；
多个自参考延迟单元电路，耦合到所述控制逻辑，其中所述多个自参考延迟单元电路中的每个自参考延迟单元电路包括：
第一反相器，与第二反相器串联耦合，所述第一反相器接收代表传入上行信号的正时间信号；
第三反相器，与第四反相器串联耦合，所述第三反相器接收表示传入下行信号的负时间信号；
第一组电容器，耦合到所述第一反相器和所述第二反相器之间的第一节点，其中所述第一组电容器由来自所述控制逻辑的第一控制信号选择性地控制，所述第一控制信号对应于正阈值；以及
第二组电容器，耦合到所述第三反相器和所述第四反相器之间的第二节点，其中所述第二组电容器由来自所述控制逻辑的第二控制信号选择性地控制，所述第二控制信号对应于负阈值；
多个相位检测器，耦合到所述多个自参考延迟单元电路的相应输出；以及
加法器，耦合到所述多个相位检测器的输出，所述加法器生成多位输出，所述多位输出表示所述传入上行信号和所述传入下行信号之间的时间差。
9.如权利要求8所述的TDC电路，还包括耦合到所述加法器的映射逻辑，所述映射逻辑将所述多位输出映射到比所述多位输出小至少一位并且量化所述时间差的数字代码。
10.如权利要求8所述的TDC电路，其中所述第一组电容器中的电容器在尺寸和数量上与所述第二组电容器中的电容器相同。
11.如权利要求8所述的TDC电路，其中所述控制逻辑用于：
生成多个第一控制信号以选择性地控制所述多个自参考延迟单元电路的所述第一组电容器，其中所述多个第一控制信号中的各个第一控制信号包括上行值；以及
生成多个第二控制信号以选择性地控制所述多个自参考延迟单元电路的所述第二组电容器，其中所述多个第二控制信号中的各个第二控制信号包括下行值，并且其中在所述多个第一控制信号和所述多个第二控制信号中所述上行值相对于所述下行值变化。
12.如权利要求11所述的TDC电路，其中所述多个第一控制信号和所述多个第二控制信号以控制信号对生成，一个控制信号对被提供给每个相应的自参考延迟单元电路，并且其中所述控制逻辑进一步根据顺序模式或伪随机模式之一随时间将所述控制信号对旋转到所述多个自参考延迟单元电路中的不同的自参考延迟单元电路。
13.如权利要求11所述的TDC电路，其中所述控制逻辑进一步交替递增所述多个第一控制信号中的相应第一控制信号内的所述上行值与递减所述多个第二控制信号中的相应第二控制信号内的所述下行值。
14.如权利要求11所述的TDC电路，其中所述控制逻辑进一步交替递减所述多个第一控制信号中的相应第一控制信号内的所述上行值与递增所述多个第二控制信号中的相应第二控制信号内的所述下行值。
15.一种锁相环PLL，包括：
相位频率检测器；
数控振荡器DCO；以及
耦合在所述相位频率检测器和所述DCO之间的时间数字转换器TDC电路，所述TDC电路包括：
控制逻辑；以及
第一自参考延迟单元电路，耦合到所述控制逻辑，其中所述第一自参考延迟单元电路包括：
第一组电容器，耦合到第一正输入和第一正输出之间的第一节点，其中所述第一组电容器由来自所述控制逻辑的第一控制信号选择性地控制，所述第一控制信号包括与第一正阈值相对应的第一上行值；以及
第二组电容器，耦合到第一正输入和第一正输出之间的第二节点，其中所述第二组电容器由来自所述控制逻辑的第二控制信号选择性地控制，所述第二控制信号包括与第一负阈值相对应的第一下行值。
16.如权利要求15所述的PLL，还包括：
耦合在所述TDC电路和所述DCO之间的数字积分路径电路；以及
耦合在所述相位频率检测器和所述DCO之间的模拟比例路径电路。
17.如权利要求15所述的PLL，其中所述第一节点接收表示传入上行信号的正时间信号，所述第二节点接收表示传入下行信号的负时间信号，并且其中所述TDC电路还包括：
多个自参考延迟单元电路，与所述第一自参考延迟单元电路相同；
多个相位检测器，耦合到所述多个自参考延迟单元电路的相应输出；
加法器，耦合到所述多个相位检测器的输出，所述加法器生成多位输出，所述多位输出表示所述传入上行信号和所述传入下行信号之间的时间差；以及
映射逻辑，耦合到所述加法器，所述映射逻辑将所述多位输出映射到比所述多位输出小至少一位并且量化所述时间差的数字代码。
18.如权利要求15所述的PLL，其中所述TDC电路进一步包括：
第二自参考延迟单元电路，耦合到所述控制逻辑，其中所述第二自参考延迟单元电路包括：
第三组电容器，耦合到第二正输入和第二正输出之间的第三节点，其中所述第三组电容器由来自所述控制逻辑的第三控制信号选择性地控制，所述第三控制信号包括等于所述第一上行值的第二上行值；以及
第四组电容器，耦合到第二负输入和第二负输出之间的第四节点，其中所述第四组电容器由来自所述控制逻辑的第四控制信号选择性地控制，所述第四控制信号包括等于所述第一下行值减一的第二下行值。
19.如权利要求15所述的PLL，其中所述TDC电路还包括：
第二自参考延迟单元电路，耦合到所述控制逻辑，其中所述第二自参考延迟单元电路包括：
第三组电容器，耦合到第二正输入和第二正输出之间的第三节点，其中所述第三组电容器由来自所述控制逻辑的第三控制信号选择性地控制，所述第三控制信号包括等于所述第一上行值的第二上行值；以及
第四组电容器，耦合到第二负输入和第二负输出之间的第四节点，其中所述第四组电容器由来自所述控制逻辑的第四控制信号选择性地控制，所述第四控制信号包括等于所述第一下行值减一的第二下行值。
20.如权利要求15所述的PLL，其中所述TDC电路进一步包括：
第二自参考延迟单元电路，耦合到所述控制逻辑，其中所述第二自参考延迟单元电路包括：
第三组电容器，耦合到第二正输入和第二正输出之间的第三节点，其中所述第三组电容器由来自所述控制逻辑的第三控制信号选择性地控制，所述第三控制信号包括等于所述第一上行值加一的第二上行值；以及
第四组电容器，耦合到第二负输入和第二负输出之间的第四节点，其中所述第四组电容器由来自所述控制逻辑的第四控制信号选择性地控制，所述第四控制信号包括等于所述第一下行值减一的第二下行值。
21.如权利要求15所述的PLL，其中所述TDC电路进一步包括：
第二自参考延迟单元电路，耦合到所述控制逻辑，其中所述第二自参考延迟单元电路包括：
第三组电容器，耦合到第二正输入和第二正输出之间的第三节点，其中所述第三组电容器由来自所述控制逻辑的第三控制信号选择性地控制，所述第三控制信号包括第二上行值；以及
第四组电容器，耦合到第二负输入和第二负输出之间的第四节点，其中所述第四组电容器由来自所述控制逻辑的第四控制信号选择性地控制，所述第四控制信号包括等于所述第二上行值的第二下行值。
22.如权利要求15所述的PLL，其中所述TDC电路进一步包括：
第二自参考延迟单元电路，耦合到所述控制逻辑，其中所述第二自参考延迟单元电路包括：
第三组电容器，耦合到第二正输入和第二正输出之间的第三节点，其中所述第三组电容器由来自所述控制逻辑的第三控制信号选择性地控制，所述第三控制信号包括等于所述第一下行值的第二上行值；以及
第四组电容器，耦合到第二负输入和第二负输出之间的第四节点，其中所述第四组电容器由来自所述控制逻辑的第四控制信号选择性地控制，所述第四控制信号包括等于所述第一上行值的第二下行值。
23.如权利要求15所述的PLL，其中所述TDC电路进一步包括：
第二自参考延迟单元电路，耦合到所述控制逻辑，其中所述第二自参考延迟单元电路包括：
第三组电容器，耦合到第二正输入和第二正输出之间的第三节点，其中所述第三组电容器由来自所述控制逻辑的第三控制信号选择性地控制，所述第三控制信号包括等于所述第一下行值减一的第二上行值；以及
第四组电容器，耦合到第二负输入和第二负输出之间的第四节点，其中所述第四组电容器由来自所述控制逻辑的第四控制信号选择性地控制，所述第四控制信号包括等于所述第一上行值的第二下行值。
24.如权利要求15所述的PLL，其中所述TDC电路进一步包括：
第二自参考延迟单元电路，耦合到所述控制逻辑，其中所述第二自参考延迟单元电路包括：
第三组电容器，耦合到第二正输入和第二正输出之间的第三节点，其中所述第三组电容器由来自所述控制逻辑的第三控制信号选择性地控制，所述第三控制信号包括等于所述第一下行值减一的第二上行值；以及
第四组电容器，耦合到第二负输入和第二负输出之间的第四节点，其中所述第四组电容器由来自所述控制逻辑的第四控制信号选择性地控制，所述第四控制信号包括等于所述第一上行值加一的第二下行值。
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