DE69718427T2

DE69718427T2 - Signalprozessoren

Info

Publication number: DE69718427T2
Application number: DE69718427T
Authority: DE
Inventors: Peter Charles Eastty; Christopher Sleight; Peter Damien Thorpe
Original assignee: Sony United Kingdom Ltd
Current assignee: Sony Europe BV United Kingdom Branch
Priority date: 1996-11-27
Filing date: 1997-10-30
Publication date: 2003-10-30
Anticipated expiration: 2017-10-31
Also published as: EP0845866A3; GB9624672D0; KR100499962B1; GB2319939A; DE69718427D1; US6188344B1; EP0845866A2; CN1195233A; EP0845866B1; KR19980042806A; GB2319939B; JP3812774B2; JPH10178351A

Description

Die vorliegende Erfindung bezieht sich auf einen 1-Bit- Signalprozessor, umfassend Delta-Sigma-Modulatoren der n-ten Ordnung, wobei n zumindest 1 ist. Bevorzugte Ausführungsformen der Erfindung beziehen sich auf die Verarbeitung von Audiosignalen, wobei die Erfindung jedoch nicht auf Audiosignalprozessoren beschränkt ist.
Der Hintergrund der vorliegenden Erfindung wird nunmehr beispielhaft unter Bezugnahme auf die Fig. 1, 2 und 3 der beigefügten Zeichnungen erläutert, in denen zeigen
Fig. 1 ein Blockdiagramm eines bekannten Delta-Sigma- Signalmodulators,
Fig. 2 ein Blockdiagramm eines früher vorgeschlagenen Delta-Sigma-Modulators, der aus einem Filterabschnitt n-ter Ordnung aufgebaut ist, und
Fig. 3 eine Rauschformungskennlinie.
Es ist bekannt, ein analoges Signal in ein digitales Signal durch Abtastung des analogen Signals zumindest mit der Nyquist-Rate umzusetzen und die Amplituden der Abtastproben durch eine m-Bit-Zahl zu codieren. Falls somit m = 8 ist, wird gesagt, dass die Abtastproben mit einer Genauigkeit von 8 Bits quantisiert sind. Generell kann m irgendeine Anzahl von Bits sein, die gleich oder größer ist als 1.
Zum Zwecke der Quantisierung in lediglich 1 Bit ist es bekannt, einen Analog-Digital-Wandler (ADC) vorzusehen, der entweder als "Sigma-Delta-ADC" oder als "Delta-Sigma-ADC" bekannt ist. Hier wird der Begriff "Delta-Sigma" benutzt. Ein derartiger Analog-Digital-Wandler ist beispielsweise in "A Simple Approach to Digital Signal Processing" von Craig Marven und Gillian Ewers, ISBN 0-904.047-00-8, veröffentlicht 1993 von Texas Instruments, beschrieben.
Bezugnehmend auf Fig. 1 hinsichtlich eines Beispiels eines derartigen Analog-Digital-Wandlers sei bemerkt, dass die Differenz (Delta) zwischen einem analogen Eingangssignal und dem Integral (Sigma) des 1-Bit-Ausgangssignals einer 1-Bit-Quantisiereinrichtung 3 zugeführt wird. Das Ausgangssignal besteht aus Bits des logischen Werts 0 und 1, stellt jedoch tatsächlich Werte von -1 bzw. +1 dar. Der Integrator 2 akkumuliert die 1-Bit-Ausgangssignale, so dass der in ihm gespeicherte Wert dazu neigt, dem Wert des analogen Signals zu folgen. Die Quantisiereinrichtung 3 vergrößert (+1) oder verringert (-1) den akkumulierten Wert um 1-Bit, wenn das jeweilige Bit erzeugt wird. Der Analog-Digital-Wandler erfordert eine sehr hohe Abtastrate, um die Erzeugung eines Ausgangsbitstroms zu ermöglichen, dessen akkumulierter Wert dem analogen Signal folgt.
Der Begriff "1-Bit"-Signal, wie er in der folgenden Beschreibung und in den Patentansprüchen benutzt ist, bedeutet ein Signal, das mit einer Genauigkeit von 1 Digital-Bit quantisiert ist, wie es von einem Delta-Sigma-ADC erzeugt wird. Ein Delta-Sigma-Modulator (DSM), der zur direkten Verarbeitung eines 1-Bit-Signals aus einem Filterabschnitt n-ter Ordnung aufgebaut ist, wurde von N. M. Casey und James A. S. Angus in einem Papier vorgeschlagen, das auf der 95. AES-Convention, 7.-10. Oktober 1993, New York, USA unter dem Titel "One Bit Digital Processing of Audio Signals" (Signalverarbeitung: Audio-Forschungs-Gruppe des Electronic Department der Universität von York, Heslington, York Y01 5DD England) präsentiert wurde. Fig. 2 zeigt eine Version eines derartigen DSM-Filterabschnitts dritter Ordnung (n = 3).
Gemäß Fig. 2 weist der Delta-Sigma-Modulator DSM einen Eingang 4 für ein 1-Bit-Signal und einen Ausgang 5 auf, an dem ein verarbeitetes 1-Bit-Signal erzeugt wird. Die Bits des 1-Bit-Signals werden durch den Delta-Sigma-Modulator mittels bekannter Taktanordnungen getaktet, die nicht dargestellt sind. Das ausgangsseitige 1-Bit-Signal wird durch eine 1-Bit- Quantisiereinrichtung Q erzeugt, die beispielsweise ein Komparator ist, der über einen Schwellwert von 0 verfügt. Der DSM-Modulator weist drei Stufen auf, deren jede eine erste 1-Bit-Multipliziereinrichtung a1. a2, a3, die mit dem Eingang 4 verbunden ist, eine zweite 1-Bit-Multipliziereinrichtung c1, c2, c3, die mit dem Ausgang 5 verbunden sind, einen Addierer 61, 62, 63 und einen Integrator 71, 72, 73 auf.
Die 1-Bit-Multipliziereinrichtungen multiplizieren das empfangene 1-Bit-Signal mit p-Bit-Koeffizienten A1, A2, A3, C1, C2. C3, erzeugen p-Bit-Multiplikanden, die durch die Addierer 61, 62, 63 addiert werden, und die Summen gelangen zu den Integratoren 7 hin. In den mittleren Stufen summieren die Addierer 62, 63 außerdem das Ausgangssignal des Integrators der vorhergehenden Stufe. Eine Endstufe besteht aus einer weiteren 1-Bit-Multipliziereinrichtung a4, die mit dem Eingang verbunden ist, der das Eingangssignal mit einem p-Bit-Koeffizienten A4 multipliziert, sowie aus einem Addierer 64, der den Multiplikanden zum Ausgangssignal des Integrators 73 der vorhergehenden Stufe addiert. Die Summe wird der Quantisiereinrichtung 2 zugeleitet.
Innerhalb des DSM-Modulators wird eine Zweietkomplement- Arithmetik angewandt, um die positiven und negativen p-Bit- Zahlen darzustellen. Das Eingangssignal für die Quantisiereinrichtung Q kann positiv am Ausgang als +1 (logisch 1) oder negativ am Ausgang als -1 (logisch 1) quantisiert sein.
Wie von Casey und Angus beobachtet, "liefert ein 1-Bit-Prozessor ..... ein 1-Bit-Ausgangssignal, welches ein Audiosignal enthält, das durch Rauschen auf einen nicht akzeptablen Pegel verdeckt ist, und ist es dringend nötig, das Quantisierungsrauschen in geeigneter Weise zu formen". Das Rauschen, das das Audiosignal verdeckt, ist das durch die Quantisiereinrichtung Q erzeugte Quantisierungsrauschen.
Die Quantisiereinrichtung Q kann als ein Addierer modelliert werden, der einen ersten Eingang, welcher ein Audiosignal aufnimmt, und einen zweiten Eingang aufweist, der einen Zufallsbitstrom (das Quantisierungsrauschen) aufnimmt, welcher im wesentlichen unkorrelliert ist mit dem Audiosignal. Mit der auf dieser Basis erfolgenden Modellierung wird das am Eingang 4 aufgenommene Audiosignal in Vorwärtsrichtung durch die Multipliziereinrichtungen a1, a2, a3, a4 zum Ausgang 5 hingeleitet und durch die Multipliziereinrichtungen c1, c2, c3 vom Ausgang 5 zurückgeleitet bzw. zurückgekoppelt. Damit legen Koeffizienten A1 bis A4 Nullstellen der Z-Transformationsübertragungsfunktion des Audiosignals fest, und die Koeffizienten C1 bis C3 bestimmen Pole der Übertragungsfunktion des Audiosignals.
Das Rauschsignal wird indessen von der Quantisiereinrichtung durch die Multipliziereinrichtungen c1 bis c3 zurückgeleitet bzw. zurückgekoppelt, so dass die Koeffizienten C1 bis C3 Pole der Übertragungsfunktion des Rauschsignals bestimmen bzw. festlegen.
Die Koeffizienten A1 bis A4 und C1 bis C3 sind so gewählt, um der Schaltung unter anderen gewünschten Eigenschaften Stabilität zu verleihen.
Die Koeffizienten C1 bis C3 sind so gewählt, um eine solche Rauschformung vorzunehmen, dass das Quantisierungsrauschen im Audioband minimiert wird, wie dies beispielsweise in Fig. 3 durch die voll ausgezogene Linie 31 veranschaulicht ist.
Die Koeffizienten A1 bis A4 und C1 bis C3 sind außerdem für eine gewünschte Audiosignal-Verarbeitungscharakteristik bzw. -Verarbeitungskennlinie bzw. -charakteristik ausgewählt. Die Koeffizienten A1 bis A4 und C1 bis C3 können gewählt werden durch:
a) Ermitteln der Z-Transformation H(z) der gewünschten Filtercharakteristik - z. B. Rauschformungsfunktion; und
b) Transformieren von H(z) in Koeffizienten.
Dies kann durch Verfahren erfolgen, wie sie in "Theory and Practical Implementation of a Fifth Order Sigma-Delta A/D Converter", Journal of Audio Engineering Society, Vol. 39, Nr. 7/8. 1991, Juli/August von R. W. Adams und anderen sowie in dem oben erwähnten Papier von Angus und Casey beschrieben sind, unter Heranziehung des Wissens des Durchschnittsfachmanns. Ein Weg zur Auswahl von Koeffizienten ist im beigefügten Anhang A ausgeführt.
Gemäß der vorliegenden Erfindung ist ein Signalprozessor für die Verarbeitung von 1-Bit-Signalen geschaffen, umfassend einen Eingang zur Aufnahme eines 1-Bit-Signals mit einer ersten Abtastrate, eine mit dem Eingang verbundene Einrichtung zur Steigerung der Abtastrate auf eine zweite Rate, die höher ist als die erste Rate, eine Vielzahl von in Reihe liegenden 1-Bit-Delta-Sigma-Modulatoren der n-ten Ordnung (mit n ≥ 1) zur Verarbeitung der Signale mit der zweiten Rate und eine mit den Stufen verbundene Einrichtung zur Aufnahme des verarbeiteten 1-Bit-Signals und zur Verringerung der Abtastrate auf die erste Rate für eine Abgabe von dem Prozessor.
Durch Erhöhen der Abtastrate wird die Quantisierungsrauschleistung über eine größere Bandbreite verteilt, was das Rauschen im Signalband verringert.
Darüber hinaus ist bei einer Ausführungsform der Erfindung die Reihe der DSM-Modulatoren in bzw. auf einer integrierten Siliziumschaltung implementiert. Durch Steigern der Abtastrate erfolgt eine bessere Ausnutzung des Übertragungsfrequenzbands der integrierten Schaltung zusätzlich zu der Verteilung der Quantisierungs-Rauschleistung.
Das 1-Bit-Signal umfasst Abtastproben, die +1 und -1 repräsentieren. Die Steigerungseinrichtung oder der Aufwärtskonverter kann die Abtastrate durch Wiederholen von Abtastwerten oder durch Hinzufügen von Nullen zum Bitstrom erhöhen. Um beispielsweise die Abtastrate zu verdoppeln, wird jede +1 einmal wiederholt, was zu +1, +1 führt, und jede -1 wird wiederholt, was zu -1, -1 führt. Alternativ sind Nullen zwischen aufeinanderfolgenden Abtastproben vorgesehen. Eine Wiederholung von Abtastwerten hält eine gute Approximation an die gewünschten Übertragungsfrequenzgänge aufrecht und behält die Signalenergie bei. Die Hinzufügung von Nullen hält den Übertragungsfrequenzgang aufrecht, schwächt jedoch die Signalenergie.
Die Verringerungseinrichtung oder der Abwärtskonveter können verschiedene Formen besitzen. Es ist bei den Ausführungsformen der Erfindung von Bedeutung, dass der Abwärtskonveter so arbeitet, dass verhindert ist, dass das Quantisierungsrauschen in das Signalband zurückgefaltet wird.
Bei einer Ausführungsform der Erfindung kann der Abwärtskonveter ein FIR-Filter sein, um zu verhindern, dass Rauschen in das Signalband eintritt. Alternativ kann der Abwärtskonverter einen als Abwärtskonverter wirkenden DSM-Modulator und ein Filter umfassen.
Bei einer Version eines Abwärtskonverters zur Halbierung der Abtastrate wird ein DSM-Modulator, wie er in der gleichzeitig eingereichten britischen Patentanmeldung 9624671.5 (I-96-24, P/1509.GB) oder in der britischen Anmeldung 9624673.1 (I-96-25, P/1510.GB) (entsprechend den gleichzeitig eingereichten europäischen Patentanmeldungen EP 0 845 868 und EP 0 845 867) beschrieben ist, verwendet, wobei der DSM-Modulator zwei Signaleingänge aufweist, an denen ungeradzahlige und geradzahlige Abtastproben des Bitstroms gleichzeitig aufgenommen werden.
Die Verwendung von DSM-Modulatoren hat den Vorteil, dass 1-Bit-Signale den DSM-Modulatoren eingangsseitig zugeführt werden und dass außerdem 1-Bit-Signale von den DSM-Modulatoren abgegeben werden.
Audiosignale werden gewöhnlich vor einer Digitalisierung mit einer Abtastrate fs von 44,1 oder 48 kHz abgetastet, und zwar mit einer Genauigkeit von m Bits, wobei m > > 1 ist. 1-Bit- Signale werden beispielsweise mit 64fs oder etwa 3 MHz abgetastet. Gemäß einer Ausführungsform der Erfindung erfährt die Abtastrate eine Aufwärtskonvertierung auf 12Bfs oder einen höheren Wert> beispielsweise auf 256fs.
Zum besseren Verständnis der vorliegenden Erfindung wird nunmehr beispielhaft auf die Fig. 4 bis 7 der beigefügten Zeichnungen Bezug genommen, in denen zeigen
Fig. 4 ein Blockdiagramm eines Signalprozessors gemäß der vorliegenden Erfindung,
Fig. 5 ein Blockdiagramm eines Abwärtskonverters in Form eines FIR-Filters,
Fig. 6 ein Blockdiagramm eines Abwärtskonverters, der als DSM-Modulator implementiert ist, und
Fig. 7. ein Blockdiagramm eines Abwärtskonverters, der als weiterer DSM-Modulator implementiert ist.
Gemäß Fig. 4 besitzt ein 1-Bit-Signal an einem Eingang 40 eine Abtastrate von beispielsweise 64fs, wobei fs eine Standard-Audiosignal-Abtastrate fs von beispielsweise 44,1 oder 48 kHz ist.
Ein Aufwärtskonverter 41 erhöht die Abtastrate bei diesem Beispiel auf 12Bfs. Der Aufwärtskonverter erhöht die Abtastrate durch Wiederholung von Abtastwerten oder durch Einführen von Nullen in den Bitstrom.
Das einer Aufwärtskonvertierung unterzogene Signal wird durch eine Reihe von Delta-Sigma-Modulatoren (DSM) 42, 43 verarbeitet, von denen lediglich zwei dargestellt sind.
Die Aufwärtskonvertierung verteilt die Rauschleistung über eine größere Bandbreite und verbessert den Rauschabstand in dem Signalband.
Ein Abwärtskonverter 44 verringert die Abtastrate zurück auf 64fs.
Bei einer bevorzugten Ausführungsform sind zumindest die Reihen der DSM-Modulatoren 43, 44 auf bzw. in einer integrierten Siliziumschaltung implementiert. Durch die Aufwärtskonvertierung erfolgt eine bessere Ausnutzung der Frequenzcharakteristik bzw. des Frequenzgangs der integrierten Schaltung.
Der Aufwärtskonverter und/oder der Abwärtskonverter können ebenfalls auf bzw. in der integrierten Schaltung implementiert sein.
Der Abwärtskonverter 44 arbeitet so, dass die Abtastrate auf einen gewünschten Wert von beispielsweise 64fs verringert wird. Er nimmt dies vorzugsweise ohne eine Verringerung des Rauschabstands im Signalband vor. Dies vermeidet eine Faltung des Außerband-Rauschens in das Signalband.
Fig. 5 zeigt ein Beispiel eines Abwärtskonverters in Form eines FIR-Filters (das ist ein Filter mit endlicher Impulsantwort) einer ersten Ordnung. Das 1-Bit-Signal beispielsweise von dem DSM-Modulator 43 wird einer Skalierungsschaltung 58 zugeführt, die die Eingangssignale um ¹/&sub2; skaliert, um eine Kompensation für die anschließende Summierung von ungeradzahligen geradzahligen Abtastproben vorzunehmen. Die skalierten Eingangs-Abtastproben werden dann einer Einheit 50 zugeführt, die eine Abwärtskonvertierung der Abtastrate durch Abgabe von ungeradzahligen Abtastproben an einem Ausgang 501 und von geradzahligen Abtastproben an einem Ausgang 502 vornimmt, wobei jede ungeradzahlige Abtastprobe gleichzeitig mit ihrer entsprechenden geradzahligen Abtastprobe mit einer Abtastrate von 64fs abgegeben wird. Die Ausgangssignale der Einheit 50 werden einem Addierer 52 über Koeffizienten-Multipliziereinrichtungen 54, 56 zugeführt. Das Ausgangssignal des Addierers ist ein Signal mit 64fs, wobei benachbarte ungeradzahlige und geradzahlige Abtastproben des Eingangssignals kombiniert sind.
Ein Nachteil des FIR-Filters 50 bis 58 besteht darin, dass es das 1-Bit-Signal in eine p-Bit-Form (p > > 1) umsetzt. Somit ist ein 1-Bit-Wandler 59 am Ausgang des FIR-Filters vorgesehen, um das p-Bit-Signal in eine 1-Bit-Form umzusetzen.
Fig. 6 veranschaulicht einen DSM-Modulator, der als Abwärtskonverter aufgebaut ist. Die Taktanordnungen des DSM-Modulators sind nicht dargestellt. Der DSM-Modulator gemäß Fig. 6 stellt eine Modifikation des DSM-Modulators dar, der in der gleichzeitig eingereichten britischen Patentanmeldung 9624674.9 (Anwaltsaktenzeichen P/1508.G8 (I-96-16) (gleichzeitig eingereichte europäische Patentanmeldung EP 0 845 866) beschrieben ist, auf die die Aufmerksamkeit gerichtet ist. Er ist durch die Hinzufügung einer Einheit 50 entsprechend der Einheit 50 des Filters gemäß Fig. 5 modifiziert, die geradzahlige Abtastproben für den Eingang 4 und gleichzeitig ungeradzahlige Abtastproben für den Eingang 4' mit einer Abtastrate von 64fs und durch die Hinzufügung von Koeffizienten-Multipliziereinrichtungen B1 bis. B4 liefert, die den zweiten Eingang 4' mit den Addierern 61-64 einer linearen Signalverarbeitungsstufe 650 des DSM-Modulators verbinden.
Die lineare Signalverarbeitungsstufe 650, die mit 64fs arbeitet, kombiniert die ungeradzahligen und geradzahligen Abtastproben des Bitstroms. Das Ausgangssignal des Abschnitts 650 ist ein p-Bit-Signal, bei dem p > 1 ist. Das Ausgangssignal der linearen Signalverarbeitungsstufe 650 wird durch ein Tiefpassfilter 652 gefiltert und über einen Addierer 653 einer Quantisiereinrichtung Q zugeführt. Die Quantisiereinrichtung Q quantisiert das Ausgangssignal des Addierers 653 in eine 1-Bit-Form, um das Ausgangssignal am Ausgang 5 des DSM-Modulators bereitzustellen. Das Ausgangssignal wird der Summiereinrichtung 653 über einen Rauschformungsabschnitt 651 zurückgeleitet bzw. zurückgekoppelt.
Das Tiefpassfilter (LPF) 652 ist ein FIR-Filter, wie es mit 50 bis 58 in Fig. 5 veranschaulicht ist.
Die Koeffizienten A1-A4, B1-B4, C1-C4 und das Tiefpassfilter 652 sind so gewählt, dass die gewünschte Filterkennlinie bereitgestellt wird. Die Koeffizienten A1-A4 und B1-B4 skalieren die Abtastproben, so dass kombinierte Abtastproben eine Einheitsgröße aufweisen.
Der DSM-Modulator hat den Vorteil, dass sowohl die Eingangssignale als auch die Ausgangssignale in 1-Bit-Form vorliegen.
Fig. 7 zeigt einen weiteren DSM-Modulator, der als Abwärtskonverter aufgebaut ist. Die Taktanordnungen des DSM-Modulators sind nicht dargestellt. Der DSM-Modulator gemäß Fig. 7 stellt eine Modifikation des DSM-Modulators dar, der in Fig. 7 der gleichzeitig eingereichten britischen Patentanmeldung 9624673.1 (Anwaltsaktenzeichen P/1510.GB (I-96-25)) (gleichzeitig eingereichte europäische Patentanmeldung EP 0 845 867) beschrieben ist, auf die die Aufmerksamkeit gerichtet wird. Er ist durch die Hinzufügung einer Einheit 50 modifiziert, die an einem ersten Ausgang ungeradzahlige Abtastproben an einen ersten Eingang 4 des DSM-Modulators liefert und die an einem zweiten Ausgang geradzahlige Abtastproben gleichzeitig mit den ungeradzahligen Abtastproben an einen zweiten Eingang 4' des DSM-Modulators liefert. Die ungeradzahligen und die geradzahligen Abtastproben weisen eine Abtastrate von 64fs auf. Der mit 64fs arbeitende DSM-Modulator kombiniert ungeradzahlige und geradzahlige Abtastproben des Bitstroms.
Die Koeffizienten A1-A6, B1-B6 und C1-C5 sind so gewählt, dass die gewünschte Frequenzcharakteristik bzw. der gewünschte Frequenzgang bereitgestellt wird. Die Koeffizienten A1 bis A6 und B1 bis B6 skalieren außerdem die ungeradzahligen und die geradzahligen Abtastproben, so dass die kombinierten Abtastproben eine Einheitsgröße aufweisen.
Der DSM-Modulator gemäß Fig. 7 ist ein DSM-Modulator n-ter Ordnung (wobei n größer als oder gleich 3 ist); er weist einen ersten Eingang 4 für die Aufnahme von ungeradzahligen Signalabtastproben und einen zweiten Eingang 4' für die Aufnahme von geradzahligen Signalabtastproben auf.
Eine Quantisiereinrichtung Q nimmt eine Re-Quantisierung eines p-Bit-Signals in eine 1-Bit-Form vor, wobei das re- quantisierte Signal das am Ausgang 5 auftretende Signal des DSM-Modulators ist.
Eine Vielzahl von Signal-Kombiniereinrichtungen ist vorgesehen. Eine erste Kombiniereinrichtung 61, 71, a1, c1 bildet ein Integral einer additiven Kombination aus dem Produkt der ungeradzahligen Abtastproben und einem ersten Koeffizienten A1, aus dem Produkt der geradzahligen Abtastproben und einen zweiten Koeffizienten B1 und aus dem Produkt des Ausgangssignals und einen dritten Koeffizienten C1. Zumindest zwei mittlere bzw. Zwischen-Kombiniereinrichtungen bilden ein Integral einer additiven Kombination aus dem Produkt der ungeradzahligen Abtastproben und einem ersten Koeffizienten A2-A5 und aus dem Produkt der geradzahligen Abtastproben und einem zweiten Koeffizienten B2-B5 sowie aus dem Produkt des Ausgangssignals und einem dritten Koeffizienten C2-C5 und dem Integral der vorangehenden Stufe.
Eine letzte bzw. End-Kombiniereinrichtung 66, a6 bildet eine additive Kombination des Produkts aus ungeradzahligen Abtastproben und einem ersten Koeffizienten A6 und dem Produkt aus den geradzahligen Abtastproben und einem zweiten Koeffizienten B6 sowie aus dem Integral der vorhergehenden Stufe, um das genannte p-Bit-Signal zu bilden, welches durch die Quantisiereinrichtung re-quantisiert wird.
Der DSM-Modulator gemäß Fig. 7 kann als Modulator einer dritten Ordnung betrachtet werden, der einen Filterabschnitt zweiter Ordnung aufweist, obwohl ersichtlich sein dürfte, dass physikalisch der Filterabschnitt zweiter Ordnung von der Modulation dritter Ordnung nicht getrennt ist und dass das Filter und der Modulator über den dargestellten DSM-Modulator fünfter Ordnung verteilt sind.

Claims

1. Signalprozessor zur Verarbeitung von 1-Bit-Signalen, umfassend einen Eingang (40) zur Aufnahme eines 1-Bit-Signals mit einer ersten Abtastrate,

eine mit dem Eingang verbundene Einrichtung (41) zur Steigerung der Abtastrate auf eine zweite Rate, die höher ist als die erste Rate,

eine Vielzahl von in Reihe liegenden 1-Bit-Delta-Sigma-Modulatoren (DSM; 42; 43) der n-ten Ordnung, mit n 1, zur Verarbeitung der Signale mit der zweiten Rate

und eine mit den DSM-Stufen verbundene Einrichtung (44) zur Aufnahme des verarbeiteten 1-Bit-Signals und zur Verringerung der Abtastrate auf die erste Rate für eine Abgabe von dem Prozessor.

2. Prozessor nach Anspruch 1, wobei die genannte Reihe der DSM-Modulatoren auf bzw. in einer einzigen integrierten Schaltung implementiert sind.

3. Prozessor nach Anspruch 2, wobei die Steigerungseinrichtung sich auf bzw. in der integrierten Schaltung befindet.

4. Prozessor nach Anspruch 2 oder 3, wobei die Verringerungseinrichtung sich auf bzw. in der betreffenden integrierten Schaltung befindet.

5. Prozessor nach Anspruch 1, 2, 3 oder 4, wobei die Verringerungseinrichtung ein Filter mit endlicher Impulsantwort enthält.

6. Prozessor nach Anspruch 1, 2, 3 oder 4, wobei die Verringerungseinrichtung einen Delta-Sigma-Modulator mit zumindest zwei Eingängen und eine Bit-Verzögerungseinrichtung zur gleichzeitigen Bereitstellung von Bits des 1-Bit-Signals an den betreffenden Eingängen aufweist.

7. Prozessor nach Anspruch 6, wobei der DSM-Modulator der Verringerungseinrichtung

einen ersten Eingang zur Aufnahme von ungeradzahligen Abtastproben des 1-Bit-Signals,

einen zweiten Eingang zur Aufnahme von geradzahligen Abtastproben des 1-Bit-Signals,

einen linearen Signalverarbeitungsabschnitt zum Kombinieren der ungeradzahligen und geradzahligen Abtastproben des 1-Bit- Signals zur Erzeugung eines p-Bit-Signals,

ein Filter zur Filterung des p-Bit-Signals

und einen Rauschformungsabschnitt, der ein verarbeitetes 1-Bit-Signal zu einem Addierer am Ausgang des Filters zur Summierung mit dem genannten p-Bit-Signal zurückführt, sowie eine Quantisiereinrichtung umfasst, die das summierte Signal in das verarbeitete 1-Bit-Signal umsetzt, welches das Ausgangssignal des DSM-Modulators ist.

8. Prozessor nach Anspruch 6, wobei der DSM-Modulator der Verringerungseinrichtung einen Delta-Sigma-Modulator (DSM) n-ter Ordnung, wobei n größer als oder gleich 3 ist, umfasst mit einem ersten Eingang zur Aufnahme von ungeradzahligen Signalabtastproben,

mit einem zweiten Eingang zur Aufnahme von geradzahligen Signalabtastproben,

mit einer Quantisiereinrichtung zur Re-Quantisierung eines p-Bit-Signals in eine 1-Bit-Form, wobei das re-quantisierte Signal das Ausgangssignal des Prozessors ist,

mit einer Vielzahl von Signalkombiniereinrichtungen, enthaltend eine erste Kombiniereinrichtung zur Bildung eines Integrals aus einer additiven Kombination des Produkts der ungeradzahligen Abtastproben und eines ersten Koeffizienten und des Produkts der geradzahligen Abtastproben und eines zweiten Koeffizienten und des Produkts des Ausgangssignals und eines dritten Koeffizienten, zumindest zwei Zwischen-Kombiniereinrichtungen zur Bildung eines Integrals aus einer additiven Kombination des Produkts der ungeradzahligen Abtastproben und eines ersten Koeffizienten sowie des Produkts der geradzahligen Abtastproben und eines zweiten Koeffizienten und des Produkts des Ausgangssignals und eines dritten Koeffizienten sowie des Integrals der vorangehenden Stufe,

und mit einer End-Kombiniereinrichtung zur Bildung einer additiven Kombination aus dem Produkt der ungeradzahligen Abtastproben und einem ersten Koeffizienten und aus dem Produkt der geradzahligen Abtastproben und einem zweiten Koeffizienten sowie aus dem Integral der vorangehenden Stufe zur Bildung des genannten p-Bit-Signals, welches durch die Quantisiereinrichtung re-quantisiert ist.

9. Audiosignalprozessor, umfassend einen Signalprozessor nach irgendeinem vorhergehenden Anspruch.