KR20070080322A

KR20070080322A - 지연된 클럭 신호들을 이용하여 시그마-델타 변조시노이즈을 줄이는 방법과 이를 이용한 프랙셔널 분주 방식의위상고정루프

Info

Publication number: KR20070080322A
Application number: KR1020060011535A
Authority: KR
Inventors: 유화열
Original assignee: 삼성전자주식회사
Priority date: 2006-02-07
Filing date: 2006-02-07
Publication date: 2007-08-10
Also published as: US20070182611A1; KR100801034B1; US7538703B2

Abstract

프랙셔널 분주 방식의 위상 고정 루프는 출력 주파수 신호를 소정의 분주비에 의해 분주한 분주 주파수 신호 및 기준 주파수 신호에 대해 위상-주파수 검출하는 위상-주파수 검출기 및 상기 소정의 분주비를 결정하는 시그마-델타 변조기를 포함하고, 위상-주파수 검출 결과에 상응하는 전압에 따라 출력 주파수 신호를 생성한다. 이때, 시그마-델타 변조기는, 고차 시그마-델타 변조 연산을 수행하는 복수의 연산단을 가지는 연산회로를 포함하며, 복수의 연산단은 각자 서로 다른 시점에서 동작하고 또한 위상-주파수 검출기의 동작시점과 다른 시점에서 동작한다.

Description

지연된 클럭 신호들을 이용하여 시그마-델타 변조시 노이즈을 줄이는 방법과 이를 이용한 프랙셔널 분주 방식의 위상고정루프{METHOD OF REDUCING NOISE IN SIGMA-DELTA MODULATION USING DELAYED CLOCK SIGNALS AND FRACTIONAL-N PLL USING THE METHOD}

도 1은 종래의 프랙셔널 분주 방식의 위상 고정 루프의 회로도이다.

도 2는 도 1의 위상 고정 루프에서 노이즈 커플링이 일어나는 것을 설명하는 타이밍도이다.

도 3은 일반적인 인터폴레이티브 방식의 4차 시그마-델타 변조기의 블록도이다.

도 4는 본 발명의 일 실시예에 따른 시그마-델타 변조기의 블록도이다.

도 5는 본 발명의 일 실시예에 따른 시그마-델타 변조기를 포함한 프랙셔널 분주 방식의 위상 고정 루프를 설명하기 위한 블록도이다.

도 6은 도 5의 위상 고정 루프에서 클럭 신호를 순차적으로 인가함에 따라 노이즈가 시간축에서 분산되는 것을 설명하기 위한 타이밍도이다.

도 7은 도 5의 위상 고정 루프에서 지연회로를 사용하지 않았을 경우와 사용하였을 경우의 대역내 위상 노이즈를 측정한 결과이다.

<도면의 주요 부분에 대한 부호의 설명>

11 : 기준 카운터 12 : 위상-주파수 검출기,

13 : 차지 펌프 14 : 루프 필터,

15 : 전압제어 발진회로 16 : 분주 카운터

17, 40 : 시그마-델타 변조기

41 : 연산 회로 48 : 지연 회로

본 발명은 프랙셔널 분주 방식(fractional-N)의 위상 고정 루프(Phase locked loop, PLL)에 관한 것으로, 더욱 상세하게는 시그마 델타 변조기(sigma-delta modulator)를 이용하는 프랙셔널 분주 방식의 위상 고정 루프에 관한 것이다. 상기 위상 고정 루프는 무선 이동 통신 분야에서는 주파수 합성기(frequency synthesizer)로도 불린다.

일반적으로 위상 고정 루프는 분주기(divider)를 이용하여 상대적으로 낮은 주파수의 기준 주파수(Fref)를 입력받아 상대적으로 높은 주파수의 출력 주파수를 생성한다. 이러한 분주기에는 정수값(integer)으로 분주하는 방식인 정수 분주 방식(integer-N)과 분수값(fraction)으로 분주하는 방식인 프랙셔널 분주 방식(fractional-N)이 있다. 일반적으로 프랙셔널 분주 방식은 대역내 노이즈(in-band noise)나 고정 시간(lock time), 기준 주파수 스푸리어스(reference spurious 또는 reference spur) 측면에서 정수 분주 방식에 비해 더 유리하다

프랙셔널 분주 방식은 원하는 비정수(non-integer), 분수비의 분주율을 얻기 위해서 분주율을 소정의 정수값들로 지속적으로 스위칭시켜 원하는 평균값의 프랙셔널 분주비를 얻어내는 방식이다.

특히, 시그마 델타 변조기를 이용한 프랙셔널 분주 방식은 상기한 정수값들로 분주율을 스위칭하는 과정에서 발생하는 스퓨리어스 톤(spurious tone)을 랜덤하게 만들 수 있다. 또, 시그마 델타 변조기의 노이즈 쉐이핑(noise shaping) 특성으로 인해 프랙셔널 스푸리어스(fractional spurious 또는 fractional spur)를 사용대역에서 억제하고 노이즈를 고주파 대역으로 이동시킬 수 있다. 하지만, 시그마 델타 변조기에서 발생하는 비선형 노이즈로 인해 대역내 노이즈를 개선하는데 한계를 갖고 있다.

도 1은 종래 기술에 따른 프랙셔널 분주 방식의 위상 고정 루프의 회로도이다. 도 1을 참조하면, 위상 고정 루프는 기준 카운터(R counter)(11), 위상-주파수 검출기(phase-frequency detector, PFD)(12), 차지 펌프(charge pump, CP)(13), 루프 필터(loop filter, LP)(14), 전압제어 발진회로(voltage controlled oscillator, VCO)(15), 분주 카운터(N counter)(16) 및 시그마-델타 변조기(sigma-delta modulator, SDM)(17)를 포함한다.

상기 차지 펌프(13)는 상기 위상-주파수 검출기(12)의 출력 신호가 있을 때 동작하며, 상기 위상-주파수 검출기(12)는 상기 기준 카운터(11)의 출력(Fref)과 상기 분주 카운터(16)의 출력(Fcnt)에 따라 동작한다. 상기 분주 카운터(16)는 위 상 고정 루프의 출력(Fpll)을 N분의 1로 분주하며, 분주된 출력(Fcnt)은 상기 시그마-델타 변조기(17)의 클럭 신호(SDM clock)로 입력된다. 따라서 상기 위상-주파수 검출기(12), 상기 차지 펌프(13) 및 상기 시그마-델타 변조기(17)는 실질적으로 동일한 시점에서 동작한다. 위상-주파수 검출기(12) 및 차지 펌프(13)가 동작할 때에는 상당한 양의 고주파수 스위칭 노이즈가 발생하는데, 시그마-델타 변조기(17)가 동작할 때에도 많은 디지털 노이즈가 발생하기 때문에, 여러 노이즈원이 동시에 노이즈를 생성하고 회로 내에서 증폭되는 노이즈 커플링 현상이 일어날 수 있다.

도 2는 도 1의 위상 고정 루프(10)에서 노이즈 커플링이 일어나는 것을 설명하는 타이밍도이다. 도 2를 참조하면, 위상 고정 루프(10)가 록(lock)된 상태에서는 기준 주파수 신호(Fref)와 분주 카운터의 출력(Fcnt)(다시 말해, 시그마-델타 변조기(17)의 클럭 신호(SDM clock))은 거의 같은 위상을 가진다. 따라서 위상-주파수 검출기(12)와 시그마-델타 변조기(17)도 거의 동시에 동작하며 노이즈(PFD/CP noise, SDM noise)도 거의 동시에 발생한다.

이러한 노이즈 커플링을 피하기 위해 시그마-델타 변조기와 차지 펌프가 클럭의 다른 에지에서 동작하도록 한 주파수 합성기가 발표되었다(Woogeun Rhee, et al, "An 18-mW 2.5-GHz/900-MHz BiCMOS Dual Frequency Synthesizer With <10-Hz RF Carrier Resolution", IEEE journal of solid-state circuits, Vol. 37, No. 4, pp. 515~520, April 2002).

상기 Rhee, et al의 주파수 합성기는 노이즈 커플링을 피하여 회로의 전체적인 노이즈를 감소시켰지만, 각 회로 블록에서 발생하는 노이즈 자체는 변함이 없 다. 위상 고정 루프가 사용되는 어플리케이션 중에 특정한 어플리케이션, 예를 들어 CDMA(code division multiple access) 장치의 발신부(Tx) 등의 경우에는, 출력 주파수의 주변 대역의 대역내 노이즈 크기가 성능에 매우 큰 영향을 끼친다. 따라서 노이즈를 대량 발생하는 시그마 델타 변조기에서 노이즈를 줄일 수 있는 방법이 여전히 요구된다.

본 발명의 목적은 시그마 델타 변조기에서 노이즈를 줄일 수 있는 방법과 그러한 방법을 적용한 시그마 델타 변조기를 제공하는 것이다.

본 발명의 다른 목적은 노이즈를 줄인 시그마 델타 변조기를 사용한 프랙셔널 분주 방식의 위상 고정 루프를 제공하는 것이다.

본 발명의 일 실시예에 따른 시그마-델타 변조기는 지연회로 및 연산회로를 포함한다. 상기 지연회로는 기준 클럭 신호를 각각 다른 지연시간만큼 지연시킨 복수의 클럭 신호를 생성한다. 상기 연산회로는 복수의 연산단을 가지며, 상기 복수의 연산단이 상기 복수의 클럭 신호에 따라 순차적으로 동작하여 고차 시그마-델타 변조 연산을 수행한다.

실시예에 따라 상기 연산회로는 래치 및 양자화기를 더 포함하며 인터폴레이티브 방식으로 시그마-델타 변조 연산을 수행하도록 구성될 수 있다. 이때, 상기 복수의 연산단은 마지막 연산단부터 처음 연산단으로 갈수록 지연시간이 긴 클럭 신호를 인가받는다. 상기 래치는 상기 연산단 중 마지막 연산단의 출력단 및 상기 양자화기 사이에 연결되고 상기 복수의 클럭 신호 중 가장 지연시간이 긴 클럭 신호에 동기하여 상기 마지막 연산단의 출력을 상기 양자화기에 제공하도록 구성되며, 상기 양자화기는 상기 마지막 연산단의 출력을 양자화한 결과를 상기 각 연산단에 제공한다.

상기 지연회로는 각각 지연시간이 서로 다른 적어도 다섯 개의 클럭 신호를 생성하고, 상기 연산회로는 4차 시그마-델타 변조 연산을 수행하도록 각각 1차 시그마-델타 변조 연산을 수행하는 제1 내지 제4 연산단을 포함할 수 있다.

실시예에 따라 상기 지연회로는 상기 복수의 클럭 신호 중 어느 한 클럭 신호를 상기 기준 클럭 신호와 동일한 위상을 가지도록 생성할 수 있다.

본 발명의 다른 실시예에 따라, 복수의 연산단을 가지는 시그마-델타 연산기를 이용한 고차 시그마-델타 변조 방법은, 기준 클럭 신호를 인가받아 각각 다른 지연시간만큼 지연시켜 복수의 클럭 신호를 생성하는 단계, 상기 복수의 클럭 신호를 상기 복수의 연산단에 제공하는 단계 및 상기 복수의 연산단이 상기 복수의 클럭 신호에 따라 순차적으로 동작하여 상기 고차 시그마-델타 변조 연산을 수행하는 단계를 포함한다.

상기 복수의 연산단이 인터폴레이티브 방식으로 연결되는 경우에, 상기 복수의 클럭 신호를 상기 복수의 연산단에 제공하는 단계는 상기 복수의 연산단의 마지막 연산단에 지연시간이 가장 짧은 클럭 신호를 제공하고, 선행하는 연산단으로 갈수록 지연시간이 긴 클럭 신호를 제공하는 단계를 포함할 수 있다.

본 발명의 다른 실시예에 따른 프랙셔널 분주 방식의 위상 고정 루프는, 출 력 주파수 신호를 소정의 분주비에 의해 분주한 분주 주파수 신호 및 기준 주파수 신호에 대해 위상-주파수 검출하는 위상-주파수 검출기 및 상기 소정의 분주비를 결정하는 시그마-델타 변조기를 포함하고, 위상-주파수 검출 결과에 상응하는 전압에 따라 상기 출력 주파수 신호를 생성한다. 이때 상기 시그마-델타 변조기는, 고차 시그마-델타 변조 연산을 수행하는 복수의 연산단을 가지는 연산회로를 포함하며, 상기 복수의 연산단은 각자 서로 다른 시점에서 동작하고 또한 상기 위상-주파수 검출기의 동작시점과 다른 시점에서 동작한다.

실시예에 따라 상기 시그마-델타 변조기는 상기 분주 주파수 신호를 각각 다른 지연시간만큼 지연시킨 복수의 클럭 신호를 생성하는 지연회로를 포함하며, 상기 연산회로는 상기 복수의 연산단이 상기 복수의 클럭 신호에 따라 순차적으로 동작할 수 있다.

실시예에 따라 상기 연산회로는 래치 및 양자화기를 더 포함하며 인터폴레이티브 방식으로 시그마-델타 변조 연산을 수행하도록 구성되고, 상기 복수의 연산단은 마지막 연산단부터 처음 연산단으로 갈수록 지연시간이 긴 클럭 신호를 인가받으며, 상기 래치는 상기 연산단 중 마지막 연산단의 출력단 및 상기 양자화기 사이에 연결되고 상기 복수의 클럭 신호 중 가장 지연시간이 긴 클럭 신호에 동기하여 상기 마지막 연산단의 출력을 상기 양자화기에 제공하도록 구성되며, 상기 양자화기는 상기 마지막 연산단의 출력을 양자화한 결과를 상기 각 연산단에 제공되도록 구성될 수 있다.

상기 지연회로는 각각 지연시간이 서로 다른 적어도 다섯 개의 클럭 신호를 생성하고, 상기 연산회로는 4차 시그마-델타 변조 연산을 수행하도록 구성된 각각 1차 시그마-델타 변조 연산을 수행하는 제1 내지 제4 연산단을 포함할 수도 있다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접 속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

고차 시그마 델타 변조기는 보통 MASH(multistage noise shaping) 방식 또는 인터폴레이티브(interpolative) 방식으로 구현되는데, 두 방식은 모두 많은 수의 누산기(accumulator), 즉 적분기(integrator)를 포함한다. 누산기는 입력값의 해상도에 따라 10에서 30 비트 정도의 값을 취급하기 때문에, 동일한 클럭으로 동작할 때 상당한 노이즈원이 된다.

도 3은 일반적인 인터폴레이티브 방식의 4차 시그마-델타 변조기의 블록도이다. 도 3을 참조하면, 상기 4차 시그마-델타 변조기(30)는 연산회로(31)를 가지며, 상기 연산회로(31)는 제1 내지 제4 연산단(32, 33, 34, 35) 및 1비트 양자화기(36)를 포함한다. 각 연산단은 합산기(321), 누산기(322), 제1 승산기(323) 및 제2 승산기(324)를 포함하여 1차 시그마-델타 변조 연산을 수행할 수 있도록 구성된다. 각 블록들 내의 수식들은 z변환(z-transform)된 전달함수들이다.

상기 제1 연산단(32)의 동작은 다음과 같다. 상기 제4 연산단(35)의 출력 값이 상기 1비트 양자화기(36)에 입력된다. 상기 1비트 양자화기(36)는 상기 제4 연산단(35)의 출력 값에 따라 +1 또는 -1의 값을 출력한다. 상기 1비트 양자화기(36)의 출력에 제2 계수(b1)가 곱해진 값은 합산기(321)에서 입력값(fractional input)과 합산되고, 그 결과가 누산기(322)에 입력된다. 상기 누산기(322)의 출력은 상기 제1 승산기(323)에서 제1 계수(a1)와 곱해진다. 상기 제1 승산기(323)의 출력은 상기 제2 연산단(33)의 합산기(331)에 제공된다. 이러한 동작들은 모두 클럭 신호(SDM clock)에 동기되어 이뤄진다.

상기 제2 내지 제4 연산단(33, 34, 35)의 동작은 상기 제1 연산단(32)의 동 작과 유사하므로 설명을 생략한다.

상기 시그마-델타 변조기(30)의 출력(output)은 0과 1로 된 비트 스트림일수 있다. 만약 입력값(fractional input)의 범위가 0에서 1이고 입력값(fractional input)은 0.5이라고 한다면, 상기 시그마-델타 변조기(30)의 출력 비트 스트림(output)은 평균적으로 0.5의 값을 가진다.

도 3의 블록도는 예시적인 것이며, 상기 연산회로(31)는 시그마-델타 변환을 수행하는 한 얼마든지 다른 형태를 가질 수 있다. 예를 들어, 연산회로가 MASH 방식의 연산회로일 수 있다. 상기 연산단(32) 내의 누산기(322)는 단위 이득 증폭기와 지연기의 폐루프(미도시)로 구현될 수 있다. 상기 1비트 양자화기(36)는 설명의 편의를 위해 1비트 양자화기를 예로 든 것이고 1비트 양자화에 한정되지 않으며, 예를 들어, 3비트 양자화기일 수도 있다.

도 4를 참조하면, 시그마-델타 변조기(40)는 연산회로(41)와 지연회로(48)을 포함한다. 상기 연산회로(41)의 구성과 각 블록들(42, 43, 44, 45, 46)의 동작은 기본적으로 도 3의 블록도의 회로와 같고, 제4 연산단(45)의 출력을 일시적으로 저장하도록 제4 연산단(45)과 양자화기(46) 사이에 래치(47)가 추가된다. 각 블록(42, 43, 44, 45, 47)에 인가되는 지연 클럭 신호들(SDM clock 4, SDM clock 3, SDM clock 2, SDM clock 1, SDM clock 5)은 상기 지연 회로(48)에서 각각 소정의 지연시간만큼 지연되어 인가된다.

제4 연산단(45)에는 클럭 신호(clock)를 지연하지 않은 제1 클럭 신호(SDM clock 1)가 인가된다. 제3 연산단(44)에는 상기 제1 클럭 신호(SDM clock 1)를 한 단위시간만큼 지연한 신호인 제2 클럭 신호(SDM clock 2)가 인가된다. 제2 연산단(43)에는 상기 제1 클럭 신호(SDM clock 1)를 두 단위시간만큼 지연한 신호인 제3 클럭 신호(SDM clock 3)가 인가된다. 제1 연산단(42)에는 상기 제1 클럭 신호(SDM clock 1)를 세 단위시간만큼 지연한 신호인 제4 클럭 신호(SDM clock 4)가 인가된다. 상기 래치(47)에는 상기 제1 클럭 신호(SDM clock 1)를 네 단위시간만큼 지연한 신호인 제5 클럭 신호(SDM clock 5)가 인가된다. 이때, 가장 많이 지연되는 제5 클럭 신호의 지연시간은 클럭 신호(clock)의 주기보다 비교했을 때 짧다.

상기 시그마-델타 변조기(40)의 각 블록(42, 43, 44, 45, 47)은 지연 클럭 신호들(SDM clock 4, SDM clock 3, SDM clock 2, SDM clock 1, SDM clock 5)에 각각 동기되어 다음 블록으로 데이터를 전달한다. 이때, 각각 별도의 클럭 신호가 인가되므로, 만약 앞 연산단의 연산 결과가 어느 연산단에서의 연산이 이뤄지기 전에 그 연산단으로 전달된다면, 변조기의 전체 전달함수에 좋지 않은 영향을 줄 것이다. 예를 들어, t=n에서 제4 연산단의 연산은 t=n-1에서의 제3 연산단의 결과를 바탕으로 이뤄진다. 만약 t=n에서 제4 연산단의 연산이 이뤄지기 전에 t=n에서의 제3 연산단의 결과가 제4 연산단에 전달된다면, t=n에서의 제4 연산단의 연산은 잘못된 결과를 내놓을 것이고, 변조기의 전체 전달함수는 영향을 받을 것이다.

상기 시그마-델타 변조기(40)의 전체 전달함수에 영향을 주지 않으면서 각 블록에 다른 클럭 신호를 인가하기 위해, 클럭 신호들(SDM clock 4, SDM clock 3, SDM clock 2, SDM clock 1, SDM clock 5)은 마지막 연산단(45)부터 차례대로 인가 된다. 즉, 어느 연산단이 연산을 끝내고 다음 연산단에 연산 결과를 전달 한 후에, 그 연산단의 앞 연산단이 그 연산단에 연산 결과를 전달하는 방식으로 동작시키면 전체 전달함수에 영향을 주지 않는다.

도 4를 참조하면, 상기 제4 연산단(45)에 클럭 신호(SDM clock 1)가 인가되면, 연산이 수행되고 연산 결과가 변조기 출력 신호(output)로서 출력되고, 상기 래치(47)에도 저장된다. 이어서 제3 연산단(44)에 클럭 신호(SDM clock 2)가 인가되면 연산이 수행되고 연산결과가 다음 연산을 위해 상기 제4 연산단(45)의 합산기(451)로 전달된다. 이런 식으로 제1 연산단(42)에서도 연산이 끝나면, 상기 래치(47)에 저장되었던 변조기 출력 신호(output)가 각 연산단의 제2 승산기(424, 434, 444, 454)에 전달된다. 따라서, 전체 전달함수는 도 3의 클럭 신호가 동시에 인가되는 경우와 동일하다.

상기 시그마-델타 변조기(40)는 누산기들(422, 432, 442, 452)이 순차적으로 동작하므로 각각의 누산기(422, 432, 442, 452)에서 노이즈가 순차적으로 발생하게 되고, 노이즈의 전체적인 레벨(noise floor)은 낮아진다.

도 4에서는 인터폴레이티브 방식의 시그마-델타 변조기를 예로 들어 설명하였지만, 본 발명은 MASH 방식의 시그마-델타 변조기에도 적용할 수 있다. 또, 시그마-델타 변조기를 예로 들어 설명하였지만, 본 발명은 클럭 신호에 동기되어 동작하면서 스위칭 노이즈를 발생시키는 어떤 복수개의 디지털 연산 회로에도 적용할 수 있다. 예를 들어, 각종 디지털 FIR(finite impulse response)/IIR(infinite impulse response) 필터에도 적용할 수 있다.

도 5를 참조하면, 위상 고정 루프(이하 PLL)(50)는 기준 분주기(R counter)(11), 위상-주파수 검출기(PFD)(12), 차지 펌프(CP)(13), 루프 필터(LP)(14), 전압제어 발진회로(VCO)(15), 분주 카운터(N counter)(16) 및 시그마-델타 변조기(SDM)(40)를 포함한다. 이때, 상기 전압제어 발진회로(15)를 대신하여 전압-전류 변환기 및 전류제어 발진기(미도시)가 포함될 수도 있다. 상기 시그마-델타 변조기(40)는 연산회로(41) 및 지연회로(48)를 포함한다.

상기 기준 분주기(11)는 외부에서 발진 주파수 신호(Ftcxo)를 인가받아 상기 발진 주파수의 R 분의 1의 주파수를 가지는 기준 주파수 신호(Fref)를 출력한다. 상기 위상-주파수 검출기(12)는 상기 기준 주파수 신호(Fref)와 상기 분주 카운터(16)의 출력 신호(Fcnt)의 위상을 서로 비교하여 비교 신호(UP, DOWN)를 출력한다. 상기 차지 펌프(13)는 상기 비교 신호(UP, DOWN)에 따라 펌핑 신호(PUMPING)를 출력하여, 상기 루프 필터(14)에 전하를 공급하거나 흡수한다. 상기 전압제어 발진회로(15)는 상기 루프 필터(14)의 전압 레벨에 종속적으로 발진하여 PLL 출력 신호(Fpll)를 생성한다.

상기 분주 카운터(16)는 상기 시그마-델타 변조기(40)의 출력 신호(output)에 따라 가변하는 분주비 N를 가지며, 상기 PLL 출력 신호(Fpll)의 N 분의 1의 주파수를 가지는 출력 신호(Fcnt)를 생성한다. 예를 들어, 상기 분주 카운터(16)는 상기 시그마-델타 변조기(40)의 출력 신호가 0일 때 N의 분주비를 갖고 동작하며, 출력 신호가 1일 때 N+1의 분주비를 가지고 동작하도록 설정할 수 있다. 상기 분주 카운터(16)에 평균적으로 0.5의 값을 가지는 비트 스트림이 입력된다면, 상기 분주 카운터(16)는 평균적으로 N + 0.5의 분주비를 가진다고 할 수 있다. 상기 입력값(fractional input)을 원하는 값으로 설정함으로써 분주비를 변경시킬 수 있고, 위상 고정 루프(50)가 원하는 주파수의 출력 신호(Fpll)를 출력하도록 할 수 있다.

상기 분주 카운터(16)의 출력 신호(Fcnt)는 상기 위상-주파수 검출기(12)에도 위상 검출을 위해 공급되지만, 상기 시그마-델타 변조기(40)의 동작을 위한 클럭 신호(clock)로도 인가된다.

종래의 프랙셔널 분주 방식의 위상 고정 루프(10)에서 시그마-델타 변조기(17)는 위상-주파수 검출기(12) 및 차지 펌프(13)와 동시에 동작하거나, 다른 시점에 동작하더라도 시그마-델타 변조기(17)의 내부 블록들이 동시에 동작하므로 노이즈가 동시에 발생한다. 이에 반해, 본 발명의 일 실시예에서는 시그마-델타 변조기(40)의 내부 블록들이 위상-주파수 검출기(12) 및 차지 펌프(13)와 다른 시점에서 동작하며, 또한 상기 내부 블록들도 서로 다른 시점에서 동작하므로, 노이즈의 발생 시점이 분산된다. 상기 내부 블록들에 클럭 신호를 각기 다른 시점에서 인가함으로써 상기 내부 블록들이 서로 다른 시점에서 동작하게 할 수 있다.

상기 시그마-델타 변조기(40) 내의 상기 지연회로(48)는 상기 분주 카운터(16)의 출력 신호(Fcnt)를 입력받아 서로 다른 지연 시간만큼 지연된 복수의 클럭 신호(SDM clocks)를 생성한다. 상기 시그마-델타 변조기(40)는 도 4에서 설명한 것과 같이, 내부의 블록들이 상기 복수의 클럭 신호를 인가받아 순차적으로 동작하므 로 노이즈가 동시에 발생하지 않고 순차적으로 발생하여, 전체적인 노이즈의 양이 줄어든다.

도 6을 참조하면, 위에서부터 차례로 기준 주파수 신호(Fref), 제1 클럭 신호(SDM clock 1), 제2 클럭 신호, 제3 클럭 신호(SDM clock 3), 제4 클럭 신호(SDM clock 4), 제5 클럭 신호(SDM clock 5), 위상-주파수 검출기/차지 펌프 노이즈(PFD/CP noise) 및 시그마-델타 변조기 노이즈(SDM noise)이다.

도 5의 위상-주파수 검출기(12) 및 차지 펌프(13)는 기준 주파수 신호(Fref)가 입력될 때 동작하므로 기준 주파수 신호(Fref)에 동기되어 노이즈(PFD/CP noise)를 발생시킨다. 도 6에서는 기준 주파수 신호(Fref)의 상승 에지에서 동작하는 경우가 예시되어 있지만, 기준 주파수 신호(Fref)의 하강 에지에서 동작하는 경우도 마찬가지이다.

도 5의 시그마-델타 변조기(40)에는 각각 다른 지연시간을 가지는 클럭 신호(SDM clock 1, SDM clock 2, SDM clock 3, SDM clock 4, SDM clock 5)가 인가되며, 클럭 신호가 인가될 때마다 노이즈가 분산되어 발생한다. 따라서, 노이즈의 전체적인 레벨이 낮아지며, 대역내 노이즈도 함께 낮아진다.

도 7은 도 1의 지연회로를 사용하지 않은 위상 고정 루프와 지연회로를 사용한 도 5의 위상 고정 루프의 대역내 위상 노이즈를 측정한 결과이다. 세로축은 위상 노이즈(dBc/Hz)이며, 가로축은 발진 주파수 주변의 오프셋 주파수(kHz)이다.

두 위상 고정 루프는 기준 주파수(Fref)가 3.84 MHz, 분주비 435.359375, 루프 대역폭 15 kHz, 출력 주파수(Fpll)가 1671.78 MHz인 조건에서 동작시켰다.

도 7을 참조하면, 지연회로를 사용하여 노이즈를 분산시켰을 경우의 노이즈(72)는 지연회로를 사용하지 않았을 경우의 노이즈(71)보다 약 2 ~ 3 dBc/Hz 정도 낮게 형성된다.

지금까지 본 발명의 실시예로서 시그마-델타 변조기를 위상 고정 루프에 사용하는 경우에 대해서 설명하였지만, 본 발명에 따른 시그마-델타 변조기는 아날로그-디지털 변환기나 디지털 앰프 등에서도 적용될 수 있다.

본 발명의 일 실시예에 따라 시그마-델타 변조기에 서로 다른 지연시간을 가지는 복수의 클럭 신호를 공급하는 방법은 시그마-델타 변조기의 전달함수에는 영향을 주지 않으면서 노이즈를 줄일 수 있다.

본 발명의 일 실시예에 따라 서로 다른 지연시간을 가지는 복수의 클럭 신호를 공급받는 시그마-델타 변조기를 채용한 프랙셔널 분주 위상 고정 루프는 프랙셔널 분주 방식의 장점을 모두 가지면서 대역내 위상 노이즈를 줄일 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

기준 클럭 신호를 각각 다른 지연시간만큼 지연시킨 복수의 클럭 신호를 생성하는 지연회로; 및

복수의 연산단을 가지며, 상기 복수의 연산단이 상기 복수의 클럭 신호에 따라 순차적으로 동작하여 고차 시그마-델타 변조 연산을 수행하는 연산회로를 포함하는 것을 특징으로 하는 시그마-델타 변조기.
제1항에 있어서, 상기 연산회로는 래치 및 양자화기를 더 포함하며 인터폴레이티브 방식으로 시그마-델타 변조 연산을 수행하도록 구성되고,

상기 복수의 연산단은 마지막 연산단부터 처음 연산단으로 갈수록 지연시간이 긴 클럭 신호를 인가받으며,

상기 래치는 상기 연산단 중 마지막 연산단의 출력단 및 상기 양자화기 사이에 연결되고 상기 복수의 클럭 신호 중 가장 지연시간이 긴 클럭 신호에 동기하여 상기 마지막 연산단의 출력을 상기 양자화기에 제공하도록 구성되며,

상기 양자화기는 상기 마지막 연산단의 출력을 양자화하고, 양자화한 결과를 상기 각 연산단에 제공되도록 구성된 것을 특징으로 하는 시그마-델타 변조기.
제2항에 있어서, 상기 지연회로는 각각 지연시간이 서로 다른 적어도 다섯 개의 클럭 신호를 생성하고,

상기 연산회로는 4차 시그마-델타 변조 연산을 수행하도록 각각 1차 시그마-델타 변조 연산을 수행하는 제1 내지 제4 연산단을 포함하는 것을 특징으로 하는 시그마-델타 변조기.
제1항에 있어서, 상기 지연회로는 상기 복수의 클럭 신호 중 어느 한 클럭 신호를 상기 기준 클럭 신호와 동일한 위상을 가지도록 생성하는 것을 특징으로 하는 시그마-델타 변조기.
복수의 연산단을 가지는 시그마-델타 연산기를 이용한 고차 시그마-델타 변조 방법에 있어서,

기준 클럭 신호를 인가받아 각각 다른 지연시간만큼 지연시켜 복수의 클럭 신호를 생성하는 단계;

상기 복수의 클럭 신호를 상기 복수의 연산단에 제공하는 단계; 및

상기 복수의 연산단이 상기 복수의 클럭 신호에 따라 순차적으로 동작하여 상기 고차 시그마-델타 변조 연산을 수행하는 단계를 포함하는 것을 특징으로 하는 시그마-델타 변조 방법.
제5항에 있어서, 상기 복수의 연산단은 인터폴레이티브 방식으로 연결되고,

상기 복수의 클럭 신호를 상기 복수의 연산단에 제공하는 단계는 상기 복수의 연산단의 마지막 연산단에 지연시간이 가장 짧은 클럭 신호를 제공하고, 선행하 는 연산단으로 갈수록 지연시간이 긴 클럭 신호를 제공하는 단계를 포함하는 것을 특징으로 하는 시그마-델타 변조 방법.
출력 주파수 신호를 소정의 분주비에 의해 분주한 분주 주파수 신호 및 기준 주파수 신호에 대해 위상-주파수 검출하는 위상-주파수 검출기 및 상기 소정의 분주비를 결정하는 시그마-델타 변조기를 포함하고, 위상-주파수 검출 결과에 상응하는 전압에 따라 상기 출력 주파수 신호를 생성하는 프랙셔널 분주 방식의 위상 고정 루프에서,

상기 시그마-델타 변조기는,

고차 시그마-델타 변조 연산을 수행하는 복수의 연산단을 가지는 연산회로를 포함하며, 상기 복수의 연산단은 각자 서로 다른 시점에서 동작하고 또한 상기 위상-주파수 검출기의 동작시점과 다른 시점에서 동작하는 것을 특징으로 하는 프랙셔널 분주 방식의 위상 고정 루프.
제7항에 있어서, 상기 시그마-델타 변조기는

상기 분주 주파수 신호를 각각 다른 지연시간만큼 지연시킨 복수의 클럭 신호를 생성하여 상기 시그마-델타 변조기에 제공하는 지연회로를 더 포함하며,

상기 연산회로는

상기 복수의 연산단이 상기 복수의 클럭 신호에 따라 동작하는 것을 특징으로 하는 프랙셔널 분주 방식의 위상 고정 루프.
제8항에 있어서, 상기 연산회로는 래치 및 양자화기를 더 포함하여, 인터폴레이티브 방식으로 시그마-델타 변조 연산을 수행하도록 구성되고,

상기 복수의 연산단은 마지막 연산단부터 처음 연산단으로 갈수록 지연시간이 긴 클럭 신호를 인가받으며,

상기 래치는 상기 연산단 중 마지막 연산단의 출력단 및 상기 양자화기 사이에 연결되고 상기 복수의 클럭 신호 중 가장 지연시간이 긴 클럭 신호에 동기하여 상기 마지막 연산단의 출력을 상기 양자화기에 제공하도록 구성되며,

상기 양자화기는 상기 마지막 연산단의 출력을 양자화하고, 양자화된 결과를 상기 각 연산단에 제공되도록 구성된 것을 특징으로 하는 프랙셔널 분주 방식의 위상 고정 루프.
제9항에 있어서, 상기 지연회로는 각각 지연시간이 서로 다른 적어도 다섯 개의 클럭 신호를 생성하고,

상기 연산회로는 4차 시그마-델타 변조 연산을 수행하도록 구성된 각각 1차 시그마-델타 변조 연산을 수행하는 제1 내지 제4 연산단을 포함하는 것을 특징으로 하는 프랙셔널 분주 방식의 위상 고정 루프.