JPH04189032A - ディジタル・アナログ変換回路 - Google Patents

ディジタル・アナログ変換回路

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JPH04189032A
JPH04189032A JP2319433A JP31943390A JPH04189032A JP H04189032 A JPH04189032 A JP H04189032A JP 2319433 A JP2319433 A JP 2319433A JP 31943390 A JP31943390 A JP 31943390A JP H04189032 A JPH04189032 A JP H04189032A
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伏木　達郎
Sadayuki Narisawa
貞之 成澤
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ΔΣ変調器を使用したディジタル・アナロ
グ変換回路（以下、ＤＡＣと呼ぶ）に関し、特に無信号
入力時のノイズ低減を図れるようにしたディジタル・ア
ナログ変換回路に関する。
［従来の技術］ 近年、ディジタルオーディオ技術の分野等においては、
マルチピットのディジタル信号をΔΣ変調器にて再量子
化して１ヒツトのディジタル信号に変換する１ピツトＤ
ＡＣか使用されるようになってきた。
周知のように、ΔΣ変調器は、△変調器の入力段にロー
ブ−スト用の積分器を配置すると共に、同しく出力段に
ローカット用の微分器を配置し、更に回路を変形させた
もので、量子化ノイズを高域側に集中させて、可聴帯域
のＳ／Ｎを向上させるノイズ・シェービングの効果を得
ることかできる。
第７図は、２次ΔΣ変調器の構成を示すプロツり図であ
る。
例えば１６ビツトの入力データＤｉは、加算器７１に入
力され、ここで１ビツト量子化器７５の出力を１サンプ
ル遅延回路７６で遅延させた帰還データａとの差か算出
される。この差信号すは、第１の積分器７２て積分され
る。この積分器７２の出力Ｃは、加算器７３に入力され
、ここで前記帰還データａとの差か算出される。加算器
７３の出力ｄは、第２の積分器７４で積分される。この
積分器７４の出力は、１ビツト量子化器７５に入力され
ている。１ビツト量子化器７５は、ゼロクロスコンパレ
ータにより構成され、第２の積分器７４の出力極性か正
またはＯである場合に＋Ｊ相当、負である場合に一１相
当の信号を出力するものとなっている。この量子化器７
５の出力は、出力データＤｏとして出力されると共に、
１サンプル遅延回路７６を介して帰還データａとして加
算器７１．７３に負帰還されるようになっている。
このように構成されたΔΣ変調器に、いま、入力データ
Ｄｉとして、ｒＯ，６Ｊ相当の信号か入力された場合の
、各サンプルタイミングにおける各部の出力状態を下記
第１表に示す。
第１表 この第１表において、２０個の出力データＤ。
のうち、十ｌのデータが１６個、−１のデータか４個で
あるから、ローパスフィルタを介したアナログ出力信号
のレベルは、 （１６〜４）／２０＝０．　６　　　　　・・・　（１
）として求められる。
ところで、このΔΣ変調器を使用した１ビツトＤＡＣで
は、遅延回路７６からの帰還データａか、１又は−１で
あるから、例えば、曲と曲との間て入力信号が“０′に
なった場合、加算器７１の出力すも−ｌ又は１になる。
このため、もし積分器７２に残ったデータか整数でない
場合、積分器７２の出力Ｃは、最終的には０レヘルから
僅かにオフセットしたレベルを中心としてプラス側とマ
イナス側とに振動する出力となる。積分器７２の出力Ｃ
にこのようなオフセットか含まれていると、積分器７４
の出力ｅが安定しないため、可聴帯域の特定の周波数成
分にノイズが現われてしまう。
そこで、従来は、無信号入力時に、これを検出してＤＡ
Ｃ以降のアナログ回路をミュートするミューティング法
や、無信号を検出してＤＡＣの積分器の出力を強制的に
０レベルにリセットするリセット法等を使用して無信号
入力時のノイズを低減するようにしている。
Ｕ発明が解決しようとする課題］ しかしながら、これらの方法のうち、ミューティグ法で
は、外部にミューティング回路を新たに付加する必要か
あり、回路構成か複雑化するうえ、ミューティングを解
除するとき、アナログ回路の遅延により、次の入力信号
の冒頭部分が欠落するといった問題点があった。
また、リセット法では、リセットをかけたときに、積分
器の出力か急激に変化するため、アナログ出力に不快な
りリック音か発生してしまうという問題点かある。
この発明は、このような従来の問題点を解決するために
なされたもので、回路構成の複雑化を招くことなしに、
入力信号の冒頭部分の欠落及び不快なりリック音の発生
を防止することかでき、無信号入力時のＳ／Ｎを効果的
に向上させることかできるディジタル・アナログ変換回
路を提供することを目的とする。
［課題を解決するための手段コ この発明によるディジタル・アナログ変換回路は、マル
チビットの入力データをパルス密度変調信号又はパルス
幅変調信号に変換するΔΣ変調器を備えたディジタル・
アナログ変換回路において、前記入力データか連続して
θレベルになったことを検出するゼロ検出回路と、この
ゼロ検出回路の検出結果に基づいて前記ΔΣ変調器に微
小レベルのリセット信号を注入するリセット信号回路と
、前記ΔΣ変調器から出力されるアイドリングパターン
か可聴帯域を含まない特定の固定パターンに収束し得る
前記ΔΣ変調器の内部状態を検出し、前記リセット信号
の注入を停止させるアイドリングパターン検出回路とを
備えたことを特徴とする。
Ｕ作用］ ΔΣ変調器では、帰還データかｌ又は−１相当の値であ
るため、入力信号が０レベルになったときには、積分器
の出力の変化量もｌ又は−１相当の値となる。このため
、入力信号が０レベルになった時点で積分器の出力か固
定パターンへの収束に適さない値である場合、このまま
では積分器出力がＯレベルからオフセットした値を中心
とする出力に安定してしまい、アイドリングパターンに
可聴帯域のノイズが現われてしまう。
この発明では、入力信号が０レヘルになったときにこれ
を検出し、耳に聞こえない程度の微小レベルのリセット
信号をΔΣ変調器に注入するようにしているので、ΔΣ
変調器の内部状態（例えば積分器の出力）を、アイドリ
ングパターンか所定の固定パターンに収束し得る値まで
変化させることかできる。
そして、ΔΣ変調器の内部状態が前記固定パターンに収
束し得る値まで変化すると、リセット信号の注入か停止
され、以後０レベルの入力信号かそのまま入力されるの
で、アイドリングパターンはやかて可聴帯域の周波数成
分を含まない所定の固定パターンに収束することになる
。
この発明によれば、外部にハードウェアを追加する必要
かないため、回路構成か簡単になる。
また、この発明は、アイドリングパターンが所定の固定
パターンに落ち着いた後は、回路の動作は通常の信号入
力時と何ら変わらないため、次の信号入力の際には、速
やかに回路か動作する。このため、信号の冒頭部分か欠
落するといった不具合は全く発生しない。
更に、この発明は、入力信号の変化に応して、その出力
か変化し、ΔΣ変調器の内部状態か都合の良い値になっ
た時点で、固定パターンへの収束動作に移行させるよう
にしているので、アイドリングパターンを強制的に固定
パターンに固定させる従来の方式とは異なり、不快なり
リック音か発生するようなこともない。
従って、この発明によれば、無信号入力時のＳ／Ｎの劣
化を効果的に防止することかできる。
［実施例］ 以下、添付の図面を参照してこの発明の実施例について
説明する。
第２図は、この発明の一実施例による１ビツトＤＡＣを
適用したＣＤプレーヤの要部の構成を示すブロック図で
ある。
このＣＤプレーヤは、図示しないＣＤから再生されたデ
ィジタルデータに基づいてサンプリング周波数４４．１
ｋＨｚで１６ヒツトの左右チャネルのＰＣＭデータを出
力するＣＤデコーダＬＳＩ３１と、このＣＤデコーダＬ
ＳＩ３１の出力データを、例えばサンプリング周波数ｆ
ｓの８倍の周波数でオーバーサンプリングする８ｆｓオ
ーバーサンプリングデイジタルフイルタ３２と、このデ
ィジタルフィルタ３２からの３５２．８ｋＨｚの左右２
チャンネルの出力データを、３８４ｆｓの発振回路３４
の出力に基ついてＤＡ変換する１ピツトＤＡＣ３３とか
ら構成されている。
１ヒツトＤＡＣ３３は、例えば第１図に示すように構成
されている。
第１図において、３５２．８ｋＨｚ、１８ビツトの入力
データＤｉは、加算器１の一方の入力端に入力されると
共に、ゼロ検出回路２に入力されている。ゼロ検出回路
２は、入力データＤｉか所定期間ゼロレベルであること
を検出する。一方、加算器１の他方の入力端には、ＡＣ
デイザ回路３からスイッチ４を介してＡＣデイザ信号が
与えられている。スイッチ４は、ゼロ検出回路２からの
検出信号によってオンオフ制御されるようになっている
。加算器Ｉの出力は、加算器５の一方の入力端に供給さ
れている。加算器５の他方の入力端には、リセット信号
回路６からスイッチ７を介して微小レベルのリセット信
号が与えられるようになっている。更に、加算器５の出
力は、二次のΔΣ変調器８に入力され、ここでパルス密
度変調データ又はパルス幅変調データに再量子化される
ようになっている。このΔΣ変調器８は、次のように構
成されている。
即ち、加算器５の出力は、加算器１１に入力され、ここ
で１ピツト量子化器１９の出力を１サンプル遅延回路２
０で遅延させた帰還データとの差が算出される。この差
信号は、加算器１２及び１サンプル遅延回路１３からな
る第１の積分器１４で積分される。この積分器１４の出
力は、加算器１５に入力され、ここで前記帰還データと
の差か算出される。加算器】５の出力は、加算器】６及
び１サンプル遅延回路１７からなる第２の積分器１８で
積分される。この積分器１８の出力は、ｌヒツト量子化
器１９に入力されている。１ヒツト量子化器１９は、ゼ
ロクロスコンパレータにより構成され、第２の積分器１
８の出力極性が正である場合に＋１相当の信号、負であ
る場合に一１相当の信号を出力するものとなっている。
この量子化器１９の出力は、出力データＤｏとして出力
されると共に、Ｊサンプル遅延回路２０を介して帰還デ
ータとして使用されるようになっている。
このΔΣ変調器８のうち、第１の積分器１４を構成する
遅延回路１３の出力は、アイドリングパターン検出回路
９に入力されている。アイドリングパターン検出回路９
は、第１の積分器１４の積分値か、帰還データの値の整
数倍の値（以下、整数倍値という）になったときにこれ
を検出し、スイッチ７をオフにして加算器５へのリセッ
ト信号の供給を停止させるようになっている。
次に、このように構成されたこの実施例による１ビツト
ＤＡＣの動作について説明する。
通常の信号入力時においては、スイッチ４かオン状態、
スイッチ７がオフ状態とされ、入力データＤｉとＡＣデ
イザ信号との加算出力かΔΣ変調器８に供給される。こ
れにより、ΔΣ変調器８による１ビツト量子化か行われ
る。ここでは、ＡＣデイザ信号によって、入力データＤ
ｉと量子化雑音との無相関化か図られるか、このＡＣデ
イザ信号は、ΔΣ変調器８から出力されるアイドリング
パターンを可聴帯域の特定の周波数に集中させないため
の信号として使用される。
ここで、例えば曲か終了し、入力データＤｉか一定時間
以上連続して“０”になると、ゼロ検出回路２がこれを
検出し、スイッチ４をクリックか発生しない適当なタイ
ミングでオフ状態にしてＡＣデイザ信号の供給を停止さ
せる。また、同時にアイドリングパターン検出回路９は
、スイッチ７をオン状態する。これにより、“０”の入
力データＤｉには、微小レベルのリセット信号か加算さ
れることになる。
”０”の入力データＤｉにリセット信号を加算すると、
ΔΣ変調器８の加算器１１への入力レベルが微小レベル
となるので、加算器１１の出力は、整数倍値とはならず
、積分器Ｉ４の出力変化量も整数倍値とはならない。従
って、無信号入力時に、積分器１４に残っている積分値
が整数倍値でない場合でも、加算器１１の出力によって
、やがて整数倍値をとるタイミングか発生する。
積分器１４の出力か所定の整数倍値になると、アイドリ
ングパターン検出回路９かこれを検出し、スイッチ７を
オフ状態にする。これにより、以後は加算器１１に０レ
ベルデータか供給され、且つ積分器１４の積分値は整数
倍値をとっているので、積分器１４．１８の出力は、０
レベルを中心として振動する出力となる。その結果、出
力データＤＯのアイドリングパターンは、＋１．　　＋
！、−１゜＝１．・・・の固定パターンに収束し、可聴
帯域外の信号に固定させることかできる。
また、次の信号か入力されると、ゼロ検出回路２かこれ
を検出してスイッチ４をオン状態にするので、直ちに最
初の状態に復帰して同様の動作を繰り返すことになる。
第３０は、上記実施例の回路の更に具体的な構成例を示
すブロック図である。
第３図において、ゼロ検出回路４１及びゼロカウント回
路４２は、第１図のゼロ検出回路２に相当する。ゼロ検
出回路４１は、入力データＤｉかゼロである場合に“１
”、ゼロ以外の場合に“０”を出力する。ゼロカウント
回路４２は、セロ検出回路４１からの出力が“ビである
場合には、タイミング信号によるカウントアツプ動作を
行い、例えば２目だけカウントすると“１”を出力し、
それ以外は“０”を出力する。また、ゼロカウント回路
４２は、ゼロ検出回路４１からの出力か“０”であると
きには、そのカウンタ値をリセットする。
デイザカウンタ４３は、第１図のＡＣデイサ回路３に相
当し、一定周期のＡＣデイザ信号を出力する。デイザス
トップ回路４４、インバータ４５及びＡＮＤゲートアレ
イ４６は、第１図におけるスイッチ４に相当する。デイ
ザストップ回路４４は、デイザカウンタ４３の出力周期
に同期して、ゼロカウント回路４２の出力をサンプリン
グする。
ＡＮＤゲートアレイ４６は、デイサカウンタ４．３の出
力を、デイサストップ回路４４の出力の反転データで適
宜マスクする。
入力データＤｉとＡＮＤゲートアレイ４６の出力とは、
１８ヒツト全加算器４７に入力されている。この全加算
器４７と、次段の１サンプル遅延回路４８とは、第１図
の加算器１に相当する。
出力側からの１ピツトの帰還データは、拡張回路５２て
ビット拡張され、遅延回路４８の出力と全加算器５３で
加算される。これら拡張回路５２及び全加算器５３は、
第１図の全加算器１１に相当する。また、全加算器５４
と１サンプル遅延回路５６とは、夫々第１図における加
算器１２と遅延回路１３とに相当し、第１の積分器１４
を構成している。
前記帰還データをビット拡張する拡張回路５８と全加算
器５９とは、第１図における加算器１５に相当する。ま
た、全加算器６１と１サンプル遅延回路６３とは、夫々
第１図における加算器１６と遅延回路１７とに相当し、
第２の積分器１８を構成している。
全加算器６１．６２の加算結果のＭＳＢを出力データＤ
ｏとして取り出すことにより、■ビット量子化器】９が
実現される。また、１サンプル遅延回路６４は、第１図
の遅延回路２０に相当する。
整数倍値検出回路６７は、第１図のアイドリングパター
ン検出回路９に相当し、第１の積分器１４を構成する遅
延回路５６の出力が整数倍値、すなわち帰還データの値
の整数倍の値になったときに“１”を出力し、それ以外
のときに“０”を出力する。フリップフロップ回路６８
はリセット信号回路６及びスイッチ７に相当し、デイザ
ストップ回路４４の出力が”１”になったときに出力Ｑ
か“１″にセットされ、整数倍値検出回路６７の出力が
“ｌ”になったときに出力Ｑか“０”にリセットされる
。このフリップフロップ６８の出力は、全加算器５４の
キャリー入力端子Ｃｉに供給されており、これにより第
１図の加算器５の動作が実現されている。すなわち、こ
こでは微小レベルのリセット信号としてＤＣ信号を採用
している。
具体的には全加算器４７と全加算器５４のＬＳＢを揃え
れば入力データＤｉのＩ　ＬＳＢ分のＤＣ微小レベルが
リセット信号となる。また、全加算器５４においてＬＳ
Ｂの下に例えば２ビツト拡張すれば入力データＤｉの１
／ＪＬＳＢ分のＤＣ微小レベルがリセット信号となる。
第４図は、この回路の動作を示すタイミング図である。
入力データＤｉか０レベルになると、セロ検出回路４１
の出力Ａか“１“に立上り、ゼロカウント回路４２かカ
ウント動作を開始する。ゼロカウント回路４２が、例え
ば２１６だけカウントすると、その出力Ｂか“ｌ”に立
上る。出力Ｂが立上ると、デイザカウンタ４３からの次
のＡＣデイザ信号の出力タイミングＦてデイザストップ
回路４４の出力Ｇか“ビに立上る。これにより、全加算
器４７へのデイザ信号の供給が停止されると共に、フリ
ップフロップ６８がセットされ、全加算器５４にリセッ
ト信号りとしてキャリー信号か供給されることになる。
続いて、整数倍値検出回路６７か第１の積分値として整
数倍値を検出したら、整数倍値検出信号Ｃか出力され、
これかフリップフロップ６８をリセット状態にするので
、以後、ノイズシェービング出力ＤＯは、十Ｌ　＋１．
−１．−１の固定パターンに収束することになる。
第５図は、このように構成された回路の無信号入力時の
実際の出力データＤＯと、アナログローパスフィルタを
介したアナログ信号Ｓｏとのシミュレーション結果を示
す波形図で、同図（ａ）は、比較のために第１の積分器
１４の出力を強制的にリセットさせた従来の方法による
波形を示しており、同図（ｂ）は、リセット信号として
Ｊ１５００（７）ＤＣ微小レベルを与えたこの実施例の
回路の波形を示している。
これらの図から明らかなように、従来のリセット法では
、リセットをかける前後のアイドリングパターンが大き
く変わっているために、クリックが発生しているか、こ
の実施例の回路によれば、アイドリングパターンが徐々
に変化しているため、クリックの発生はない。ここでは
、７６９サンプルタイミングでリセット動作か完了し、
アイドリングパターンとして＋！、　＋１．−］／、−
１の固定パターンが得られている。
また、第６図は第１の積分器１４の出力か丁度“０”に
なったときにリセット信号を解除した後の各積分器１４
．１８の出力を示す波形図である。
この図からも明らかなように、第１の積分器１４の出力
は、出力側からの帰還データか−１又はｌ相当であるた
めに、整数倍値を辿りなから０レベルに収束していく。
また、第２の積分器１６の出力は、第１の積分器１４の
出力が整数倍値であるから、第２の積分器】６の出力の
変化量も整数倍値となり、上記固定パターンに収束させ
ることができる。
なお、この発明は上記実施例に限定されるものではない
。例えば、上記実施例では、２次のΔΣ変調器を使用し
た１ビツトＤＡＣにこの発明を適用したが、３次以上の
ＤＡＣにも適用可能である。
また、ΔΣ変調器の内部状態としては、積分器の出力の
後段に配置された加算器の出力を取り出して監視するよ
うにしてもよい。
また、微小レベルのリセット信号はＤＣレベルに限らず
ＡＣレベルのリセット信号でもよいことはいうまでもな
い。
［発明の効果］ 以上詳述したように、この発明によれば、入力信号か０
レベルになったときに、微小レベルのリセット信号を与
えることにより、ΔΣ変調器の内部状態を、アイドリン
グパターンか所定の固定パターンに収束し得る状態まで
変化させ、以後リセットを解除することにより、上記ア
イドリングパターンを所定の固定パターンに収束させる
ようにしているので、回路構成の複雑化を招くことなし
に、入力信号の冒頭部分の欠落及び不快なりリック音の
発生を防止することができ、無信号入力時のＳ／Ｎを効
果的に向上させることができるという効果を奏する。
【図面の簡単な説明】
第１図はこの発明の実施例による１ビツトＤＡＣのブロ
ック図、第２図は同ｌビットＤＡＣを使用したＣＤプレ
ーヤの要部のブロック図、第３図は同１ビツトＤＡＣの
更に具体的な構成例を示すブロック図、第４図は同１ビ
ツトＤＡＣの動作を示すタイミング図、第５図は従来の
１ビツトＤＡＣと同実施例の１ビツトＤＡＣのアイドリ
ングパターン及びアナログ変換後の出力を夫々比較して
示す波形図、第６図は同実施例の１ビツトＤＡＣにおけ
る積分値出力の収束過程を示す波形図、第７図は２次Δ
Σ変調器の一般的構成を示すブロック図である。 １．５．１１．ｉ、２，１５，１６，７１．７３・・・
加算器、２，４１・・・ゼロ検出回路、３・・・ＡＣデ
イザ回路、４，７・・・スイッチ、６・・・リセット信
号回路、８・・・ΔΣ変調器、９・・・アイドリングパ
ターン検出回路、１３，１７．２０．４８，５６，６３
．６４．７６・・・１サンプル遅延回路、１４，７２・
・・第１の積分器、１８．７４・・・第２の積分器、１
９．７５・・・１ビツト量子化器、４２・・・ゼロカウ
ント回路、４３・・・デイザカウンタ、４４・・・ディ
ザストップ回路、４７．５３，５４，５９．６１・・・
全加算器、５２．５８・・・拡張回路、６７・・・整数
倍値検出回路、６８・・・フリップフロップ。

Claims (1)

    【特許請求の範囲】
  1. （１）マルチビットの入力データをパルス密度変調信号
    又はパルス幅変調信号に変換するΔΣ変調器を備えたデ
    ィジタル・アナログ変換回路において、 前記入力データが連続して０レベルになったことを検出
    するゼロ検出回路と、 このゼロ検出回路の検出結果に基づいて前記ΔΣ変調器
    に微小レベルのリセット信号を注入するリセット信号回
    路と、 前記ΔΣ変調器から出力されるアイドリングパターンが
    可聴帯域を含まない特定の固定パターンに収束し得る前
    記ΔΣ変調器の内部状態を検出し、前記リセット信号の
    注入を停止させるアイドリングパターン検出回路と を備えたことを特徴とするディジタル・アナログ変換回
    路。
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