JP7272185B2 - 電力変換装置 - Google Patents

Description

この発明は、電力変換装置に関し、特に、ＰＷＭ制御によって電力の変換を制御する電力変換装置に関する。

従来、ＰＷＭ制御によって電力の変換を制御する電力変換装置が開示されている（たとえば、特許文献１参照）。

上記特許文献１には、半導体素子を含むとともに電力を変換する電力変換器（電力変換部）と、電力の変換を制御する制御装置（制御部）と、を備えた電力変換装置が記載されている。上記特許文献１に記載の電力変換装置の制御装置は、電圧指令値と三角波状のキャリア信号とを比較して、半導体素子のスイッチングを制御するゲート信号（パルス信号）を生成することにより、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御を行うように構成されている。

特開２０１９－９２３３３号公報

ここで、上記特許文献１には記載されていないが、上記特許文献１に記載のような従来の電力変換装置では、機能・性能の検証や故障時の解析・分析（以下、「データ分析」とする）に用いるために、電力変換部における電流値・電圧値や電力変換装置の動作を管理するシーケンスフラグなどの電力変換装置のデータを、装置の稼働時に常時取得する場合がある。この場合、データ分析が適切に行われるように、取得されたデータにエラーが発生したか否かを示す情報（エラー情報）を取得することによって、データの信頼性を確保する必要がある。そこで、上記特許文献１に記載のような従来の電力変換装置において、たとえば、ＰＷＭ制御に用いられるキャリア信号の複数周期分のデータを１つのブロックデータとして管理することが考えられる。そして、取得されたデータにエラーが発生した場合、エラーが発生したブロックデータ全体を除外して使用することによって、データ分析の際のデータの信頼性を確保することが可能である。しかしながら、エラーが発生したブロックデータ全体を除外して使用した場合、データの信頼性を確保することができるものの、データ分析に用いることが可能なデータ量が減少するので、データ分析の精度が低下するという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、データ分析が適切に行われるようにデータの信頼性を確保するとともに、データ量の減少に起因してデータ分析の精度が低下するのを抑制することが可能な電力変換装置を提供することである。

上記目的を達成するために、この発明の一の局面による電力変換装置は、ＰＷＭ制御によって電力の変換を制御する電力変換装置であって、電力変換部と、電力変換部における電力の変換をＰＷＭ制御によって制御するとともに、ＰＷＭ制御に用いられるキャリア信号の所定のタイミングにおいて電力変換装置のデータを取得する、制御部と、を備え、制御部は、キャリア信号の複数周期分のデータを１つのブロックデータとして管理するとともに、少なくともキャリア信号の周期毎にデータにエラーが発生したか否かを示すエラー情報を取得するように構成されている。

この発明の一の局面による電力変換装置では、上記のように、制御部は、少なくともキャリア信号の周期毎にデータにエラーが発生したか否かを示すエラー情報を取得するように構成されている。これにより、エラー情報が少なくともキャリア信号の周期毎に取得されるので、取得したデータからブロックデータ中におけるエラーが発生したと示された周期のデータのみを除外することができる。したがって、ブロックデータ毎にエラー情報を取得する場合と比較して、取得したデータから除外する必要があるデータ量を少なくすることができるので、データ分析に用いることが可能なデータ量が減少するのを抑制することができる。その結果、データ分析が適切に行われるようにデータの信頼性を確保するとともに、データ量の減少に起因してデータ分析の精度が低下するのを抑制することができる。

上記一の局面による電力変換装置において、好ましくは、制御部は、少なくとも周期毎にデータを取得するとともに、少なくとも周期毎にエラー情報を取得するように構成されている。このように構成すれば、少なくとも周期毎に取得されたデータの各々に対してエラーが発生したか否かを示すエラー情報を取得することができるので、取得したデータからブロックデータ中におけるエラーが発生したと示された周期のデータのみを確実に除外することができる。

この場合、好ましくは、揮発性メモリを含む第１記憶部をさらに備え、制御部は、少なくとも周期毎に取得されたデータおよびエラー情報を、第１記憶部に一時的に記憶させるように構成されている。このように構成すれば、一般的にＰＷＭ制御に用いられるキャリア信号の周期は比較的短いので、キャリア信号の周期が比較的短いことに起因して短時間で大量に取得されるデータおよびエラー情報を、制御部から高速にアクセス可能な揮発性メモリにより、容易に一時的に記憶させることができる。

上記揮発性メモリを含む第１記憶部を備える構成において、好ましくは、第１記憶部は、複数のブロックデータが記憶される第１領域と、第１領域とは別個に設けられ、複数のブロックデータ分のエラー情報が記憶される第２領域と、を含む。このように構成すれば、データを記憶するための領域およびエラー情報を記憶するための領域が、各々、別個に確保されているので、データおよびエラー情報を確実に一時的に記憶させることができる。

上記第１記憶部が第１領域と第２領域とを含む構成において、好ましくは、制御部は、少なくとも周期毎に取得したエラー情報を、各々、第１記憶部の第２領域にビット情報として記憶させるように構成されている。このように構成すれば、エラー情報をビット情報（０または１）で記憶させることによって、１つのエラー情報毎の記憶容量を最小にすることができるので、エラー情報全体を記憶するための容量が大きくなるのを抑制することができる。

この場合、好ましくは、制御部は、少なくとも周期毎にビット情報として記憶されたエラー情報を、第１記憶部の第２領域にブロックデータ毎に記憶させるように構成されている。このように構成すれば、各々のエラー情報が分散して記憶される場合と比較して、エラー情報が記憶される第２領域が一箇所に纏まるので、エラー情報を記憶するための専用の領域としての第２領域を第１記憶部において容易に確保することができる。

上記揮発性メモリを含む第１記憶部を備える構成において、好ましくは、不揮発性メモリを含む第２記憶部をさらに備え、制御部は、第１記憶部に記憶されたデータおよびエラー情報を、順次、第２記憶部に複製するように構成されている。このように構成すれば、比較的容量が小さい揮発性メモリにより一時的に記憶されたデータおよびエラー情報を、比較的容量が大きく長期間に渡って記憶を保持可能な不揮発性メモリに順次複製することにより、大量に取得されるデータおよびエラー情報の全てを、データ分析に用いるために確実に記憶することができる。

上記一の局面による電力変換装置において、好ましくは、データは、少なくとも周期毎に毎回取得される第１データと、複数周期毎に取得される第２データと、を含む。このように構成すれば、少なくとも周期毎に毎回取得される第１データは、エラーが発生した周期に取得されたデータのみを除外することによって、データ分析の際のデータの信頼性を確保することができる。また、複数周期毎に取得される第２データは、第２データを取得していない周期においてエラーが発生した場合、第２データを除外することなく、データ分析の際のデータの信頼性を確保することができる。これらの結果、データ分析が適切に行われるようにデータの信頼性を確保するとともに、データ量の減少に起因してデータ分析の精度が低下するのを効果的に抑制することができる。

本発明によれば、上記のように、データ分析が適切に行われるようにデータの信頼性を確保するとともに、データ量の減少に起因してデータ分析の精度が低下するのを抑制することができる。

本発明の一実施形態による電力変換装置の構成を示したブロック図である。 本発明の一実施形態による電力変換装置におけるＰＷＭ制御に用いられるキャリア信号を示した図である。 本発明の一実施形態による電力変換装置において取得される電力変換装置のデータを説明するための図である。 本発明の一実施形態による電力変換装置の第１記憶部においてデータおよびエラー情報が記憶される領域を説明するための図である。

以下、本発明を具体化した実施形態を図面に基づいて説明する。

図１～図４を参照して、本発明の一実施形態による電力変換装置１００の構成について説明する。電力変換装置１００は、ＰＷＭ制御によって電力の変換を制御する電力変換装置である。電力変換装置１００は、たとえば、無停電電源装置（ＵＰＳ：Ｕｎｉｎｔｅｒｒｕｐｔｉｂｌｅ Ｐｏｗｅｒ Ｓｕｐｐｌｙ）である。

図１に示すように、電力変換装置１００は、電力変換部１０と、制御機器２０と、を備えている。

電力変換部１０は、電力変換装置１００の外部の商用電源（図示しない）および負荷（図示しない）に接続されている。電力変換部１０は、商用電源から入力される電力を変換して、負荷に供給するように構成されている。電力変換部１０は、電力を変換するためのスイッチング素子としての半導体素子（図示しない）を含む。電力変換部１０は、たとえば、整流器やインバータである。

制御機器２０は、制御部２１と、第１記憶部２２と、第２記憶部２３と、を含む。

制御部２１は、電力変換部１０における電力の変換をＰＷＭ制御によって制御するように構成されている。具体的には、制御部２１は、電圧指令値と三角波状のキャリア信号３０とを比較して、半導体素子のスイッチングを制御するゲート信号（パルス信号）を生成する。制御部２１は、たとえば、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）である。

図２に示すように、制御部２１（図１参照）は、ＰＷＭ制御に用いられるキャリア信号３０の所定のタイミングにおいて電力変換装置１００のデータ４０を取得するように構成されている。具体的には、制御部２１は、三角波状のキャリア信号３０の全てのピーク点３１および全ての０（ゼロ）クロス点（中央値の点）３２において、電力変換装置１００のデータ４０を取得するように構成されている。

図３に示すように、電力変換装置１００のデータ４０は、周期３０ａ（図２参照）毎に毎回取得される第１データ４１と、複数周期３０ａ毎に取得される第２データ４２と、を含む。すなわち、本実施形態では、制御部２１は、キャリア信号３０の周期３０ａ毎にデータ４０を取得するように構成されている。なお、図３では、キャリア信号３０（図２参照）の１周期を「１キャリア（図２参照）」として、データ４０の取得が開始されてから１周期目、２周期目、３周期目、…を、それぞれ、キャリア１、キャリア２、キャリア３、…として図示している。

具体的には、制御部２１（図１参照）は、第１データ４１であるＡデータ、Ｂデータ、Ｃデータ、ＤデータおよびＥデータを、周期３０ａ（図２参照）毎に毎回取得するように構成されている。第１データ４１は、たとえば、電力変換部１０（図１参照）における電流値・電圧値などである。また、制御部２１は、第２データ４２であるＦデータ、Ｇデータ、ＨデータおよびＩデータを、複数周期３０ａ毎に取得するように構成されている。第２データ４２は、たとえば、制御部２１の動作を管理するシーケンスフラグなどである。なお、第２データ４２であるＦデータ、Ｇデータ、ＨデータおよびＩデータは、それぞれ、異なるキャリアにおいて取得される。また、第２データ４２の内、ＦデータおよびＩデータは、複数回に分割して取得される（複数回分で１つ分のデータ４０となる）。なお、制御部２１（図１参照）によりキャリア信号３０の１周期（１キャリア）で取得されるデータ量は、制御部２１の処理速度などに応じて設定されている。

図２に示すように、電力変換装置１００では、制御部２１（図１参照）は、第１データ４１および第２データ４２を、それぞれ、キャリア信号３０の同一タイミングで取得するように構成されている。具体的には、キャリア信号３０の上側のピーク点３１を１キャリアの開始点とした場合、キャリア毎に、開始点から１／４周期分だけ進んだ０（ゼロ）クロス点において、第１データ４１であるＢデータおよびＤデータが取得される。また、キャリア毎に、開始点から２／４周期分だけ進んだピーク点３１において、第１データ４１であるＢデータおよびＣデータが取得される。また、キャリア毎に、開始点から４／４周期分だけ進んだピーク点３１（すなわち、次の１キャリアの開始点）において、第１データ４１であるＡデータおよびＥデータが取得される。また、キャリア毎に、開始点から３／４周期分だけ進んだ０（ゼロ）クロス点において、第２データ４２であるＦデータ、Ｇデータ、ＨデータおよびＩデータのいずれかが取得される（図４参照）。

図１に示すように、第１記憶部２２は、制御部２１により取得されたデータ４０（図３参照）を一時的に記憶するために設けられている。第１記憶部２２は、揮発性メモリを含む。第１記憶部２２は、たとえば、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である。

第２記憶部２３は、第１記憶部２２に一時的に記憶されたデータ４０（図３参照）を長期的に記憶するために設けられている。第２記憶部２３は、第１記憶部２２と比較して、大きな記憶容量を有する。第２記憶部２３は、不揮発性メモリを含む。第２記憶部２３は、たとえば、フラッシュメモリである。

ここで、本実施形態では、図３に示すように、制御部２１（図１参照）は、キャリア信号３０（図２参照）の複数周期３０ａ（図２参照）分のデータ４０を１つのブロックデータ４０ａとして管理するように構成されている。具体的には、複数周期３０ａ毎に取得される第２データ４２の内、Ｆデータ、ＧデータおよびＨデータは、６周期（６キャリア）毎に１つ分のデータ４０が取得される。また、第２データ４２の内、Ｉデータは、２４周期（２４キャリア）毎に１つ分のデータ４０が取得される。すなわち、２４周期（２４キャリア）で、全てのデータ４０（第１データ４１および第２データ４２）が少なくとも１つ分取得される。したがって、電力変換装置１００では、２４周期（２４キャリア）を１サイクルとして、データ４０の取得が行われる。

そして、図４に示すように、制御部２１（図１参照）は、１サイクル（２４キャリア分）のデータ４０（図３参照）を、１つのブロックデータ４０ａとして、ブロックデータ４０ａ毎に、第１記憶部２２に一時的に記憶させる。すなわち、本実施形態では、制御部２１は、周期３０ａ（図２参照）毎に取得されたデータ４０を、第１記憶部２２に一時的に記憶させるように構成されている。なお、図４では、１サイクル目、２サイクル目、３サイクル目、…を、それぞれ、サイクル１、サイクル２、サイクル３、…として図示している。

また、本実施形態では、制御部２１（図１参照）は、キャリア信号３０（図２参照）の周期３０ａ（図２参照）毎にデータ４０（図２参照）にエラーが発生したか否かを示すエラー情報４３を取得するように構成されている。そして、制御部２１は、少なくとも周期３０ａ毎に取得したエラー情報４３を、第１記憶部２２に一時的に記憶させるように構成されている。具体的には、制御部２１は、第１記憶部２２に記憶させたデータ４０に対して、１周期（１キャリア）のデータ４０毎に、データ４０を記憶させる（書き込む）際に生じるエラー（書き込みエラーや転送エラー）の検出を行う。エラーの検出は、たとえば、パリティチェックやチェックサムなどにより行われる。そして、制御部２１は、１周期（１キャリア）のデータ４０毎に検出した（取得した）エラー情報４３を、第１記憶部２２に記憶させる。

また、本実施形態では、第１記憶部２２は、複数のブロックデータ４０ａが記憶される第１領域Ｒ１０と、第１領域Ｒ１０とは別個に設けられ、複数のブロックデータ４０ａ分のエラー情報４３が記憶される第２領域Ｒ２１と、を含む。具体的には、第１記憶部２２では、ブロックデータ４０ａ（データ４０（図３参照））の記憶用に、第１領域Ｒ１０が割り当てられている。電力変換装置１００では、第１領域Ｒ１０に、複数（６６１個）のブロックデータ４０ａを記憶可能となっている。そして、第１記憶部２２に、ブロックデータ４０ａを可能な限りの個数（電力変換装置１００では、６６１個）だけ記憶させるように割り当てた際に、残余領域Ｒ２０が生じる。第１記憶部２２では、エラー情報４３の記憶用に、残余領域Ｒ２０内の第２領域Ｒ２１が割り当てられている。第２領域Ｒ２１には、複数（６６１個）のブロックデータ４０ａに対応する複数（６６１個）のブロックデータ４０ａ分のエラー情報４３が記憶される。

また、本実施形態では、制御部２１（図１参照）は、周期３０ａ（図２参照）毎に取得したエラー情報４３を、各々、第１記憶部２２の第２領域Ｒ２１にビット情報として記憶させるように構成されている。具体的には、制御部２１は、１周期（１キャリア）のデータ４０（図２参照）毎に取得したエラー情報４３を、各々、ビット情報（０または１）として第１記憶部２２に記憶させる。たとえば、エラーなしの場合およびエラーありの場合を、それぞれ、０および１として記憶させる。

また、本実施形態では、制御部２１（図１参照）は、周期３０ａ（図２参照）毎にビット情報として記憶されたエラー情報４３を、第１記憶部２２の第２領域Ｒ２１にブロックデータ４０ａ毎に記憶させるように構成されている。具体的には、制御部２１は、１サイクル（２４キャリア）分（２４個）のエラー情報４３を、１つのブロックとして、ブロック毎に、第２領域Ｒ２１に一時的に記憶させる。すなわち、第２領域Ｒ２１には、６６１サイクル分のエラー情報４３が、１サイクル毎にブロック化された状態で記憶される。

また、本実施形態では、制御部２１（図１参照）は、第１記憶部２２に記憶されたデータ４０（図３参照）およびエラー情報４３を、順次、第２記憶部２３（図１参照）に複製するように構成されている。具体的には、制御部２１は、サイクル順（サイクル１、サイクル２、サイクル３、…）に第１領域Ｒ１０にデータ４０を記憶させる処理や第２領域Ｒ２１にエラー情報４３を記憶させる処理を行いながら、第１領域Ｒ１０に記憶されたデータ４０および第２領域Ｒ２１に記憶されたエラー情報４３を、サイクル順に、第２記憶部２３に複製する処理を行う。したがって、サイクル６６２のデータ４０およびサイクル６６２のエラー情報４３は、それぞれ、サイクル１のデータ４０およびサイクル１のエラー情報４３が記憶されていた領域に記憶される（書き換えられる）。

以上の構成により、第２記憶部２３（図１参照）には、データ分析（機能・性能の検証や故障時の解析・分析）に用いられるデータ４０（図３参照）およびエラー情報４３が蓄積される。そして、第２記憶部２３に蓄積されたデータ４０およびエラー情報４３に基づいて、データ分析が行われる。具体的には、全てのデータ４０（図３参照）から、エラー情報４３においてエラーが発生したと示されたキャリアのデータ４０を除外した上で、データ分析が行われる。図３に示すように、キャリア１～３、７～９、１３～１５、…において、エラーが発生している場合、周期３０ａ（図２参照）毎に毎回取得される第１データ４１（Ａデータ、Ｂデータ、Ｃデータ、ＤデータおよびＥデータ）と、複数周期３０ａ毎に取得される第２データ４２の内、キャリア１～３、７～９、１３～１５、…において取得されるＦデータとが、データ分析の対象から除外される。また、キャリア４、１０、１６、…において、エラーが発生している場合、第１データ４１と、第２データ４２の内、キャリア４、１０、１６、…において取得されるＧデータとが、データ分析の対象から除外される。また、キャリア５、１１、１７、…において、エラーが発生している場合、第１データ４１と、第２データ４２の内、キャリア５、１１、１７、…において取得されるＨデータとが、データ分析の対象から除外される。また、キャリア６、１２、１８、…において、エラーが発生している場合、第１データ４１と、第２データ４２の内、キャリア６、１２、１８、…において取得されるＩデータとが、データ分析の対象から除外される。なお、データ分析は、電力変換装置１００が行うように構成してもよいし、電力変換装置１００の外部に設けられた装置で行われるように構成してもよい。

（実施形態の効果）
本実施形態では、以下のような効果を得ることができる。

本実施形態では、上記のように、制御部２１を、キャリア信号３０の周期３０ａ毎にデータ４０にエラーが発生したか否かを示すエラー情報４３を取得するように構成する。これにより、エラー情報４３がキャリア信号３０の周期３０ａ毎に取得されるので、取得したデータ４０からブロックデータ４０ａ中におけるエラーが発生したと示された周期３０ａのデータ４０のみを除外することができる。したがって、ブロックデータ４０ａ毎にエラー情報４３を取得する場合と比較して、取得したデータ４０から除外する必要があるデータ量を少なくすることができるので、データ分析に用いることが可能なデータ量が減少するのを抑制することができる。その結果、データ分析が適切に行われるようにデータ４０の信頼性を確保するとともに、データ量の減少に起因してデータ分析の精度が低下するのを抑制することができる。

また、本実施形態では、上記のように、制御部２１を、周期３０ａ毎にデータ４０を取得するとともに、周期３０ａ毎にエラー情報４３を取得するように構成する。これにより、周期３０ａ毎に取得されたデータ４０の各々に対してエラーが発生したか否かを示すエラー情報４３を取得することができるので、取得したデータ４０からブロックデータ４０ａ中におけるエラーが発生したと示された周期３０ａのデータ４０のみを確実に除外することができる。

また、本実施形態では、上記のように、電力変換装置１００を、揮発性メモリを含む第１記憶部２２を備えるように構成する。そして、制御部２１を、周期３０ａ毎に取得されたデータ４０およびエラー情報４３を、第１記憶部２２に一時的に記憶させるように構成する。これにより、一般的にＰＷＭ制御に用いられるキャリア信号３０の周期３０ａは比較的短いので、キャリア信号３０の周期３０ａが比較的短いことに起因して短時間で大量に取得されるデータ４０およびエラー情報４３を、制御部２１から高速にアクセス可能な揮発性メモリにより、容易に一時的に記憶させることができる。

また、本実施形態では、上記のように、第１記憶部２２を、複数のブロックデータ４０ａが記憶される第１領域Ｒ１０と、第１領域Ｒ１０とは別個に設けられ、複数のブロックデータ４０ａ分のエラー情報４３が記憶される第２領域Ｒ２１と、を含むように構成する。これにより、データ４０を記憶するための領域およびエラー情報４３を記憶するための領域が、各々、別個に確保されているので、データ４０およびエラー情報４３を確実に一時的に記憶させることができる。

また、本実施形態では、上記のように、制御部２１を、周期３０ａ毎に取得したエラー情報４３を、各々、第１記憶部２２の第２領域Ｒ２１にビット情報として記憶させるように構成する。これにより、エラー情報４３をビット情報（０または１）で記憶させることによって、１つのエラー情報４３毎の記憶容量を最小にすることができるので、エラー情報４３全体を記憶するための容量が大きくなるのを抑制することができる。

また、本実施形態では、上記のように、制御部２１を、周期３０ａ毎にビット情報として記憶されたエラー情報４３を、第１記憶部２２の第２領域Ｒ２１にブロックデータ４０ａ毎に記憶させるように構成する。これにより、各々のエラー情報４３が分散して記憶される場合と比較して、エラー情報４３が記憶される第２領域Ｒ２１が一箇所に纏まるので、エラー情報４３を記憶するための専用の領域としての第２領域Ｒ２１を第１記憶部２２において容易に確保することができる。

また、本実施形態では、上記のように、電力変換装置１００を、不揮発性メモリを含む第２記憶部２３を備えるように構成する。そして、制御部２１を、第１記憶部２２に記憶されたデータ４０およびエラー情報４３を、順次、第２記憶部２３に複製するように構成する。これにより、比較的容量が小さい揮発性メモリにより一時的に記憶されたデータ４０およびエラー情報４３を、比較的容量が大きく長期間に渡って記憶を保持可能な不揮発性メモリに順次複製することにより、大量に取得されるデータ４０およびエラー情報４３の全てを、データ分析に用いるために確実に記憶することができる。

また、本実施形態では、上記のように、データ４０を、周期３０ａ毎に毎回取得される第１データ４１と、複数周期３０ａ毎に取得される第２データ４２と、を含むように構成する。これにより、周期３０ａ毎に毎回取得される第１データ４１は、エラーが発生した周期３０ａに取得されたデータ４０のみを除外することによって、データ分析の際のデータ４０の信頼性を確保することができる。また、複数周期３０ａ毎に取得される第２データ４２は、第２データ４２を取得していない周期３０ａにおいてエラーが発生した場合、第２データ４２を除外することなく、データ分析の際のデータ４０の信頼性を確保することができる。これらの結果、データ分析が適切に行われるようにデータ４０の信頼性を確保するとともに、データ量の減少に起因してデータ分析の精度が低下するのを効果的に抑制することができる。

［変形例］
今回開示された実施形態は、全ての点で例示であり制限的なものではないと考えられるべきである。本発明の範囲は上記実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内での全ての変更（変形例）が含まれる。

たとえば、上記実施形態では、制御部２１を、キャリア信号３０の周期３０ａ毎にデータ４０を取得するとともに、キャリア信号３０の周期３０ａ毎にエラー情報４３を取得するように構成した例を示したが、本発明はこれに限られない。本発明では、制御部を、キャリア信号の周期よりも短い頻度でデータを取得するように構成してもよいし、キャリア信号の周期よりも短い頻度でエラー情報を取得するように構成してもよい。キャリア信号の周期よりも短い頻度とは、たとえば、キャリア信号の全てのピーク点毎（１／２周期毎）、キャリア信号の全ての０（ゼロ）クロス点毎（１／２周期毎）、キャリア信号の全てのピーク点および全ての０（ゼロ）クロス点毎（１／４周期毎）などが考えられる。

また、上記実施形態では、制御部２１を、第１記憶部２２に記憶されたデータ４０およびエラー情報４３を、順次、電力変換装置１００が備える第２記憶部２３に複製するように構成した例を示したが、本発明はこれに限られない。本発明では、制御部を、第１記憶部に記憶されたデータおよびエラー情報を、順次、電力変換装置の外部に設けられ電力変換装置に接続された第２記憶部に複製するように構成してもよい。

１０ 電力変換部
２１ 制御部
２２ 第１記憶部
２３ 第２記憶部
３０ キャリア信号
３０ａ （キャリア信号の）周期
４０ （電力変換装置の）データ
４０ａ ブロックデータ
４１ 第１データ
４２ 第２データ
４３ エラー情報
１００ 電力変換装置
Ｒ１０ 第１領域
Ｒ２１ 第２領域

Claims (8)

1. ＰＷＭ制御によって電力の変換を制御する電力変換装置であって、
   電力変換部と、
   前記電力変換部における電力の変換を前記ＰＷＭ制御によって制御するとともに、前記ＰＷＭ制御に用いられるキャリア信号の所定のタイミングにおいて前記電力変換装置のデータを取得する、制御部と、
   を備え、
   前記制御部は、前記キャリア信号の複数周期分の前記データを１つのブロックデータとして管理するとともに、少なくとも前記キャリア信号の周期毎に前記データにエラーが発生したか否かを示すエラー情報を取得するように構成されている、電力変換装置。
2. 前記制御部は、少なくとも前記周期毎に前記データを取得するとともに、少なくとも前記周期毎に前記エラー情報を取得するように構成されている、請求項１に記載の電力変換装置。
3. 揮発性メモリを含む第１記憶部をさらに備え、
   前記制御部は、少なくとも前記周期毎に取得された前記データおよび前記エラー情報を、前記第１記憶部に一時的に記憶させるように構成されている、請求項２に記載の電力変換装置。
4. 前記第１記憶部は、複数の前記ブロックデータが記憶される第１領域と、前記第１領域とは別個に設けられ、前記複数のブロックデータ分の前記エラー情報が記憶される第２領域と、を含む、請求項３に記載の電力変換装置。
5. 前記制御部は、少なくとも前記周期毎に取得した前記エラー情報を、各々、前記第１記憶部の前記第２領域にビット情報として記憶させるように構成されている、請求項４に記載の電力変換装置。
6. 前記制御部は、少なくとも前記周期毎にビット情報で記憶された前記エラー情報を、前記第１記憶部の前記第２領域に前記ブロックデータ毎に記憶させるように構成されている、請求項５に記載の電力変換装置。
7. 不揮発性メモリを含む第２記憶部をさらに備え、
   前記制御部は、前記第１記憶部に記憶された前記データおよび前記エラー情報を、順次、前記第２記憶部に複製するように構成されている、請求項３～６のいずれか１項に記載の電力変換装置。
8. 前記データは、少なくとも前記周期毎に毎回取得される第１データと、前記複数周期毎に取得される第２データと、を含む、請求項１～７のいずれか１項に記載の電力変換装置。

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