JP2013520081A - シリアル及びパラレル通信のためのハイブリッドインターフェイス - Google Patents

シリアル及びパラレル通信のためのハイブリッドインターフェイス Download PDF

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Abstract

本発明の実施形態は、一般に、シリアル及びパラレル通信用のハイブリッドインターフェイスに関する。方法の実施形態は、第２装置へのデータの送信又は第２装置からのデータの受信のため第１装置を初期化する段階と、第１装置のインターフェイスを第１の複数のピンを含むパラレルインターフェイスの第１モードに切り換える段階と、第１の複数のピンを介して第１モードでパラレルデータを送信又は受信する段階とを含む。本方法は、更に、第１装置のインターフェイスを、第２の複数のピンを含み且つ第１の複数のピン及び第２の複数のピンが共に重なり合うピンのセットを含むシリアルインターフェイスの第２モードに切り換える段階と、第２の複数のピンを介して第２モードでシリアルデータを送信又は受信する段階と、を含む。
【選択図】図３

Description

本発明の実施形態は、一般に、データ通信の分野に関し、より詳細には、シリアル及びパラレル通信のためのハイブリッドインターフェイスに関する。
システムは、シリアルデータの送信又は受信のための１つ又はそれ以上のシリアルインターフェイスを含むことができる。インターフェイスは、例えば、転送用のデータのシリアル化及び非シリアル化を提供するＳＥＲＤＥＳ（シリアライザ−デシリアライザ）インターフェイスを含む、データからのクロック信号を回復するクロックデータリカバリ（ＣＤＲ）ベースのインターフェイスとすることができる。
シリアルインターフェイスは、ＣＤＲ回路自体に起因して、及び高周波数が必要な場合に一般的に使用される周波数逓倍器ＰＬＬなどの基準発振器に起因して、多大な電力を利用する可能性がある。電力消費を低減するために、従来のシステムは特定の状況においてインターフェイスの電源を切る場合がある。
しかしながら、ＣＤＲ及び基準発振器構成要素の起動時のレイテンシが許容可能でない可能性があり、起動時間の間に電力を浪費する可能性がある。装置の低電力モードでは、低周波数で回路を動作させるのが一般的であるが、このような低電力モードは、インターフェイスにおいてＣＤＲ構成要素を使用するときに有意な電力節減を結果としてもたらすことはない。
本発明の実施形態は、一般にシリアル及びパラレル通信のためのハイブリッドインターフェイスに関する。
本発明の第１の態様において、方法は、第２装置へのデータの送信又は第２装置からのデータの受信のため第１装置を初期化する段階と、第１装置のインターフェイスを第１の複数のピンを含むパラレルインターフェイスの第１モードに切り換える段階と、第１の複数のピンを介して第１モードでパラレルデータを送信又は受信する段階とを含む。本方法は更に、第１装置のインターフェイスを、第２の複数のピンを含み且つ第１の複数のピン及び第２の複数のピンが共に重なり合うピンのセットを含むシリアルインターフェイスの第２モードに切り換える段階と、第２の複数のピンを介して第２モードでシリアルデータを送信又は受信する段階と、を含む。
本発明の第２の態様において、装置は、第２装置にパラレルデータを送信するため、又は第２装置からパラレルデータを受信するために第１の複数のピンに複数のパラレル通信回線を有するパラレルインターフェイスと、シリアルデータを送信又は受信するために第２の複数のピンに複数のシリアル通信回線を有し且つ第１の複数のピン及び第２の複数のピンが重なり合うピンのセットを含むシリアルインターフェイスと、を含む。本装置は更に、パラレルインターフェイスの第１モードとシリアルインターフェイスの第２モードとの間を切り換えるためのモード論理回路を含む。
本発明の実施形態を同じ参照符号が同様の要素を示す添付図面の図において限定ではなく例証として示す。
ＣＤＲベースのシリアルインターフェイスを示す図である。 パラレルインターフェイスを示す図である。 ハイブリッドインターフェイスの実施形態を示すブロック図である。 ハイブリッドインターフェイスの実施形態における状態間の遷移を示す状態図である。 インターフェイスの実施形態のＩ／Ｏインターフェイスを示す図である。 ハイブリッドシリアル−パラレルインターフェイスの実施形態を示すブロック図である。 ハイブリッドインターフェイス処理の実施形態を示すフロー図である。 ハイブリッドインターフェイス処理の実施形態を示すフロー図である。
本発明の実施形態は、一般にシリアル及びパラレル通信のためのハイブリッドインターフェイスに関する。
幾つかの実施形態において、方法、装置、又はシステムは、シリアル及びパラレル通信のためのハイブリッドインターフェイスを提供する。
幾つかの実施形態において、ハイブリッドインターフェイスは、ＣＤＲスタイルのシリアルインターフェイスとビット単位のパラレルインターフェイスとの間など、インターフェイス間でのピンの共用を可能にする。ある実施構成では、パラレルインターフェイスは、シリアルインターフェイスよりも極めて低速で実行される場合があるが、パラレルインターフェイスは、シリアルインターフェイスに比べて無視できる程度の起動レイテンシを有し、ＣＤＲ構成要素を使用しないため、電力消費が節減される。更に、パラレルインターフェイスは、付加的な基準発振器構成要素なしで動作することができ、電力が更に節減される。幾つかの実施形態において、通信レイテンシを、パラレル通信方式を採用するＣＤＲによって必要とされる可能性があるビット単位のシリアル化、フレーミング、及びコーディング（８ｂ／１０ｂ（８ビット記号を１０ビット記号にマッピングする）、１７ｂ／２０ｂ、又は６４ｂ／６６ｂコーディングなど）を排除することよって低減することができる。
幾つかの実施形態において、ＣＤＲベースのシリアルインターフェイス要素が、ハイブリッド通信インターフェイスを提供するためにビット単位のパラレル（同期／非同期）インターフェイス要素と共に組み入れられる。幾つかの実施形態において、通信は、２つのインターフェイスモード間で動的に切り換えられる。幾つかの実施形態において、処理、装置、又はシステムは、シリアル及びパラレルインターフェイス間のピン共用、及び基準発振器バイパスタイミングを含むハイブリッドインターフェイスのクロック制御を含む。
幾つかの実施形態において、ハイブリッドインターフェイスを利用して、従来のインターフェイスにおける不十分な電力利用の問題に対処することができる。ハイブリッドインターフェイスのパラレルインターフェイス用の回路は、ＣＤＲ及び基準発振器回路が作動しない理由から、小さな絶対電力（ビット当たりの電力の点では必ずしも小電力ではないが）を利用することができる。幾つかの実施形態において、通信用のＣＤＲ構成要素の排除は更に、非シリアル化（フレームサイズｘビット率）によって起こる通信レイテンシを低減し、ＣＤＲ同期に必要なコーディング方式の排除によって帯域幅オーバヘッドを低減することができる。幾つかの実施形態において、ハイブリッドインターフェイスは更に、メモリ（ＤＲＡＭ、ＦＬＡＳＨ、その他）及びシリアル周辺機器インターフェイス（ＳＰＩ）などの標準化された同期インターフェイスに対するサポートを提供する。幾つかの実施形態において、ハイブリッドインターフェイスの実施形態でのテストの実施は、低速度で標準的なパラレル動作であることに起因して簡素化することができる。幾つかの実施形態において、クロック切り換え法を利用して、基準発振器及びＣＤＲ起動レイテンシを隠し、低速度通信の間の電力を低下させることができる。複数のインターフェイスが利用可能である場合、装置又はシステムに対して許容可能な帯域幅及び低レイテンシを有するパラレルインターフェイスを構成することができる。
クロックデータリカバリ（ＣＤＲ）ベースのインターフェイス（ＳＥＲＤＥＳインターフェイスなど）は、高周波数が必要とされるときにＣＤＲ回路自体の電力供給及びＰＬＬ周波数逓倍器などの基準発振器回路の電力供給に起因してかなりの電力量を使用する。ＳＥＲＤＥＳが高周波数で動作しているときにはピンカウントが少ないことによって良好な電力利用が可能であるが、電力節減は低周波数では小さくなる。電力を節減するために、インターフェイスの電源を切るのが一般的であるが、これは、基準発振器及びＣＤＲの許容可能でない起動レイテンシ（１ナノ秒よりも遙かに小さいビット持続時間に対してマイクロ秒の範囲）を結果として生じる可能性があり、更に起動時間中に電力を浪費する。低周波数でのＣＤＲベースのインターフェイスの実行は、有意な量の電力を節減するものではない。
ＣＤＲ回路は、シングルビットストリームからデータサンプリングクロックを直接抽出するように動作する。この技術は、帯域外クロックが利用可能でない場合、及びデータ転送速度が速すぎてデータをサンプリングするためのクロックを効率的に分散できない場合の環境において重要である。独立クロック及びデータ回路の送信時間が一致しない場合、データが誤った時間にサンプリングされたときに送信エラーが発生する。これは、個々の回路の長さが回路媒体における光の速度の遅延に起因して一致が困難である場合に起こる。
特定の好ましい実施形態において、ＣＤＲ動作は、通常、限定ではないが、独立した発信器周波数及び位相をパルスコード変調（ＰＣＭ）又はパルス幅変調（ＰＷＭ）ビットストリームにおける利用可能な遷移にロックすることによって実行される。このような発振器は、特にＰＣＭケースにおけるクロック位相を識別するために遷移が利用できないときに、データストリームをサンプルするために使用されるローカルクロックを生成する。発振器は、かなりの電力量を消費することになり、各ビットストリームは、一般に、その固有の発振器を必要とする。特定の実施形態において、ＣＤＲ発振器は、一般的に、ＰＣＭデータ用の位相ロックループ（ＰＬＬ）又は遅延ロックループ（ＤＬＬ）の形態を取ることになるが、これらの実施構成に限定されるものではない。電力及び信頼性を向上させるために、ＣＤＲ発振器は、限定ではないが、付加的なＰＬＬ又はＤＬＬを含む別の発振器を参照することができ、このような発振器は、以下では「基準発振器」と呼ばれる。幾つかの実施形態において、基準発振器は、複数のＣＤＲ回路間で共用することができる。
低速パラレルインターフェイスは、通常、ＴＴＬ（トランジスタ−トランジスタ論理回路）、可変電圧でのＣＭＯＳ（相補型金属酸化膜半導体）、及びＳＳＴＬ（スタブシリーズ終端論理回路）−スタイルのインターフェイスなどの規格を使用する、簡単な送信機及び受信機を有する。これらのインターフェイスは、一般に、容量回路特性に起因して総電力が周波数に比例して低減されるという特性を有する。電力はまた、電圧振幅を低減することによってもかなり低減されるが、低電圧は、電圧基準（その精度が電圧振幅の大きさに依存する）、或いは多くのピンを使用する差動信号のいずれかを必要とし、この両方は低電力回路においては回避される。これは、高周波数では不利益をもたらす可能性があるが、周波数が低いときには電力は無視できる程度になり、高速シリアルインターフェイスに関連付けられたＣＤＲ及び基準発振器電力が排除され、低減された帯域幅要件を備えた良好な代替形態を提供する。更に、中間基準発振器をバイパスすることによって、基準クロックは、自由に変更して、低レイテンシ性能−電力のトレードオフに影響を及ぼすことができる。
高速ＣＤＲベースのインターフェイスは一般に、低電圧又は低電流を使用し、パラレルインターフェイスは高電圧を用いた簡素化された信号方式を使用するので、これら２つの電気特性は異なる可能性が極めて高い。幾つかの実施形態において、ハイブリッドインターフェイスは、１つ又はそれ以上のピンを共用するシリアルインターフェイスとパラレルインターフェイスの異なる電気特性を可能にする。
ＭＩＰＩ（登録商標）（モバイルインダストリプロセッサインターフェイス）アライアンスからのＭ−ＰＨＹなどの幾つかのシリアルインターフェイスは、低速モードをサポートしているが、単一のインターフェイスの一次使用、分離された（ＡＣ）ガルバニック又は光学インターフェイス、及びクロック接続の可能性のある欠如を企図している。更に、シリアルインターフェイスの多くの応用は単方向であり、レイテンシに影響を受けない。これらの場合における手法は、低速シリアル信号方式を使用して一定の電力を節減することであり、ここでは、電気特性が両方のモードに対して同じであり且つフレームがＤＣ平衡及び非シリアル化（例えば、８ｂ１０ｂ）に対する遷移コーディングによって高速モードにおける場合と同様に処理される。ＰＷＭ信号方式は、低速でＣＤＲ電力を低減し、ＰＬＬなどの基準発振器構成要素を排除する。共用されるクロック及び同期動作（例えば、基準発振器バイパス）があるときには、ＰＣＭモードがサポートされ、最小電力を使用するが、データは、コーディングされ且つ平衡化されたままであり、シリアルに伝送される。
シングルトンインターフェイスサポートの要件、分離されたインターフェイス、及びクロック回路の欠如により、共用パラレルインターフェイスの実施構成を阻止することができる。シングルインターフェイス（差動又は光学）は、パラレルインターフェイスを実現するための十分な接続を有しておらず、インターフェイスは単独で帯域幅又はレイテンシのいずれも改善することはない。電気的に絶縁された接続は、伝送媒体の充電を避けるためにＤＣ平衡化を必要とし、パラレルインターフェイスがＤＣ平衡化されていないのでデータエラーを引き起こす。更に、パラレルインターフェイスは、クロック又はデータストローブなしでは有効ではない。低周波数でシリアルポートを実行するためのレイテンシは極めて大きい。例えば、高速モードで５ギガビット／秒で１０ビットフレームの場合、シリアル化によるレイテンシは２ｎｓである。低速シリアルモードでは、２００メガビット／秒で同じフレームが５０ｎｓレイテンシ（メモリアクセスなどの多くの最新のアプリケーションに対しては許容可能でない）を有する。２００ＭＨｚでのパラレルインターフェイスのレイテンシは５ｎｓであり、１０倍速いが、同じデータを配信するために８回路（シリアルインターフェイスに対して８ｂ／１０ｂコーディングを仮定）を必要とする。８つの低速シリアル回路を用いて８パラレル回路データレートに一致させることができるが、これはレイテンシを改善することにはならない。
図１は、ＣＤＲベースのシリアルインターフェイスの図である。この図では、ＣＤＲ設計を簡素化するため、ＣＤＲベースのシリアルインターフェイスの実施例が共用周波数基準及び基準発振器を備えている。送信データは、その発振器をロックするのに必要な信号エッジを受信側ＣＤＲが確実に有するよう遷移コーディングされる。
この図では、シリアル送信機装置１００が、シリアル受信機装置１５０と結合されている。シリアル送信機１００は、送信用の送信データフレーム１０５を受信するための遷移エンコーダ１１０と、シリアル受信機１５０との接続のシリアルピン１４５を介して送信用データをシリアル化するためのシリアライザ１１５とを含む。シリアル送信機１００及びシリアル受信機１５０の両方は、周波数基準信号１９５を受信する。周波数基準信号は、シリアライザ１１５用のクロックを生成するために基準発振器構成要素１３０に提供される。周波数基準信号１９５又は基準発振器１３０の出力は更に、遷移エンコーダ１１０に提供され、ソースクロック１４０を提供する。
シリアル受信機１５０は、データを非シリアル化してクロック信号１９０を回復するためのデシリアライザ／ＣＤＲ１６５を含む。受信機１５０は更に、回復されたクロック信号１９０によってクロックされるようにデータを復号し受信されたデータフレーム１５５を生成するための遷移復号器１６０を含む。周波数基準信号１９５は、デシリアライザ／ＣＤＲ構成要素１６５用のクロック信号を生成するために基準発振器構成要素１８０に提供される。
図１では、発信パラレルデータが、ＣＤＲ動作のための十分な振幅遷移を保証するために利用される遷移エンコーダ１１０に提示され、次いで、データは、パラレル送信よりも少ないピンを使用する高速送信用のシリアライザ１１５に渡される。幾つかの実施構成では、信頼性を向上させるために差動電気伝送媒体を利用することができる。次に、接続のシリアルピン１４５を介して受信されたデータは、ＣＤＲ／デシリアライザ１６５ｒによって非シリアル化され、遷移復号器１６０を介して送られ、オリジナルパラレルデータストリームを再現する。このような回路の応用は、オリジナルデータフレームに比べて大幅に低減されたピンカウント（この実施例では４から１への低減）を有するが、例えば、ソースクロックによって与えられるオリジナルデータ転送速度の１０倍で送信される。
このような高い信号速度による電力を節減するために、ＴＴＬ又はＣＭＯＳなどの簡易的なデジタルインターフェイスに比べて低減された信号電力を使用することが一般的な方法である。これは、一般的には、寄生容量によって起こる動的電力を最小にするための低電圧（電圧又は電流源のいずれかを使用して）の抵抗的に終端された送信回線を含む。低電力であっても、差動信号方式が適用されたときに信号インテグリティは高速で維持される。
幾つかの実施形態において、ＣＤＲベースのシリアルインターフェイス構成要素は、ハイブリッドインターフェイスを形成するためにパラレルインターフェイス要素と組み合わされる。図２は、パラレルインターフェイスの図である。この図では、同期送信機２００が、シングルエンドガルバニックリンク２４５を介して同期受信機２５０に結合されている。送信機２００は、送信のためレジスタ２１０に提供される送信データ２０５を受信する。この図では、送信機及び受信機２５０は周波数基準２９５を共用している。送信機２００では、周波数基準２９５は、共用クロック２４０を生成するのに利用され、送信用のレジスタ２１０をクロックするため、及び送信されたパラレルデータをクロックするためのデータストローブ２４８を生成するために利用される。次いで、受信機２５０は、レジスタ２６５において保持しておくためリンク２４５を介してデータを受信する。レジスタ２６５は、シンクロナイザ２６０に結合されて受信データ２５５を生成し、該シンクロナイザ２６０は、周波数基準２９５によってクロック制御される。
特定のパラレル通信は、特定の共用時間基準なしで動作し（非同期動作）、例えば、信号依存法を使用して有効データの時点を判定する。他のパラレル通信は、共用時間基準、又はクロックパルス（同期動作）を使用してデータが有効である時点を判定する。送信の周波数が媒体における光の速度に比べて相対的に高い場合、データに同期されたデータストローブを用いて、インターフェイス全体にわたり一致した伝播を使用してデータが有効である時点を示す。これは、ストローブ及びデータに対して、一致したバッファ増幅器並びに一致した回路長を使用して実行することができる。図２に示されるように、複数のデータビットが示され、データストローブ２４８に同期されている。周波数が低いときには、データストローブ２４８は必要ない。登録後、シンクロナイザ２６０は、同様に周波数基準に基づいて受信データを共用クロック２４０に再度時間調整する。
図３は、ハイブリッドインターフェイスの実施形態を示すブロック図である。この図では、第１装置（又は送信機）３１０がインターフェイス３５０を介して第２装置（又は受信機）３６０に接続されており、インターフェイスは複数の回線又はピンを含む。幾つかの実施形態において、各装置が、ハイブリッドインターフェイスを含み、第１装置３１０は、パラレルインターフェイス３１４及びシリアルインターフェイス３２８を含み（クロック信号３２６を受信し、送信用のデータのシリアル化のためのシリアライザ３３０を含む）、更に第２装置３６０は、パラレルインターフェイス３６４及びシリアルインターフェイス３７８を含む（受信データの非シリアル化及び受信データからのクロック信号３７６の回復のためのデシリアライザ／ＣＤＲ構成要素３８０を含む受信）。幾つかの実施形態において、各装置３１０及び３６０は、それぞれの装置が、パラレルインターフェイス（３１４及び３６４）を使用するパラレル動作の第１モードであるか、或いはシリアルインターフェイス（３２８及び３７８）を使用するシリアル動作の第２モードであるかを設定するためのモード制御（第１装置用の３１８及び第２装置用の３６８）を含む。幾つかの実施形態において、第１装置３１０は、パラレルインターフェイス３１４とシリアルインターフェイス３２８との間を切り換えるために１つ又はそれ以上のマルチプレクサ又は他の切り換え要素３１６を含むことができ、第２装置３６０は、パラレルインターフェイス３６４とシリアルインターフェイス３７８との間を切り換えるための１つ又はそれ以上のマルチプレクサ又は他の切り換え要素３６６を含むことができる。
図示のように、第１装置３１０のパラレルインターフェイス３１４は、パラレルインターフェイス３１４を介してパラレル送信のデータ３１２を取得することができ、送信は、第２装置３６０のパラレルインターフェイス３６４を介して受信されて、受信データ３６２を提供する。更に、第１装置３１０のシリアルインターフェイス３２８は、シリアルインターフェイス３２８を介してシリアル送信のデータ３２４を取得することができ、送信は、第２装置３６０のシリアルインターフェイス３７８を介して受信されて、受信データ３７４を提供する。
第１装置３１０及び第２装置３６０は各々、周波数逓倍位相ロックループによって具現化することができ、且つ制御信号又はレジスタ（３２０及び３７０）を提供する論理回路によって制御することができる基準発振器（３２２及び３７２）を含む。幾つかの実施形態において、基準発振器（３２２及び３７２）は、シリアルインターフェイス（３２８及び３７８）と共に使用するためにイネーブルにされる。パラレルインターフェイス３１４及び３６４がイネーブルである場合には、実施形態に応じて、基準発振器をイネーブル又はディスエーブルにすることができる。幾つかの実施形態において、第１装置３１０及び第２装置３６０は、第１装置３１０の基準発振器３２２と第２装置３６０の基準発振器３７２との間の基準信号３５４の共用を含めて、基準信号３５４を共用することができる。
幾つかの実施形態において、第１及び第２装置は各々、装置間のリンク３５０において複数のピンを利用し、第１装置３１０は、通信回線用の第１の複数のピンを利用し、第２装置３６０は、通信回線用の第２の複数のピンを利用し、これらの装置は、第１及び第２の複数のピンの重なり合うピンのセットを共用する。リンクは、第１モードでデータの捕捉のためのストローブ３５２の送信用に１つ又はそれ以上のピンを含むことができる。幾つかの実施形態において、重なり合うピンのセットのピンは、限定ではないが、信号の種類、信号電圧、信号の方向、及び単方向又は両方向の信号送信における変動を含む、第１モード及び第２モードの異なる方式で利用することができる。
図４は、ハイブリッドインターフェイスの実施形態における状態間の遷移を示す状態図である。この図では、システムを初期化することができ（４００）、次に、パラレルデータに対する第１モード４１０とシリアルデータに対する第２モード４６０との間を遷移することができる。幾つかの実施形態において、本システムは、初期化時に第１モード４１０に初期設定することができるが、これは、全ての実施形態において必ずしも必須ではない。他の実施形態において、本システムは、第２モードに初期設定することができ、或いは、いずれのモードにも初期設定しなくてよい。本システムは、動作において第１モード４１０及び第２モード３６０間を切り換えることができ、第１モード４１０は低電力動作を提供し、第２モードは高速動作を提供する。
この図では、第１モード設定４２０が、モード設定をパラレル４２２、並びにＣＤＲ設定４２４（第１モードでのパラレル送信に対してディスエーブルにすることができる）及び基準発振器設定（実施構成に応じてイネーブル又はディスエーブルにすることができる）に切り換える段階を含むことができる。更に、本システムは、例えば、第２モード４６０に比べて低速データ転送４３０を利用することができる。幾つかの実施形態において、データ送信の方向４３２、並びに信号方式の種類４３４（例えば、特定の値の電圧又は電流信号を含む）及びデータのクロッキングのためのデータストローブ４３６の利用可能性を設定することができる。第２モード設定４７０は、シリアル４７２にモード設定を切り換える段階、並びにＣＤＲ（ディスエーブルである場合）をイネーブルにする段階４７４、及び基準発振器（ディスエーブルである場合）をイネーブルにする段階４７６を含むことができる。更に、本システムは、例えば、第１モード４１０に比べて高速のデータ転送４８０を利用することができる。幾つかの実施形態において、データ送信の方向４８２、並びに信号方式の種類４８４（例えば、特定の値の電圧又は電流信号を含む）を設定することができる。
図５は、インターフェイスの実施形態のＩ／Ｏインターフェイスの図である。図５に示されたインターフェイス回路は、パラレルインターフェイスと共に利用することができ、パラレル動作のためのハイブリッドインターフェイスの実施形態に実装することができる。インターフェイス５０２（非同期バッファ）、５０４（非同期入力）、及び５０６（非同期双方向バッファ）は、例えば、データストローブと共に使用することができる非登録インターフェイスである。インターフェイス５０８（レジスタ）は、共用クロックを使用する汎用登録済み出力である。インターフェイス５１４（登録済み入力）は、５０８と同じインターフェイスであるが、付加的にデータストローブの送信を示している。インターフェイス５１０及び５１２は、データストローブが不必要なほど周波数が十分低い場合に共用基準クロックに同期された受信機を示す。５１０及び５１２と平行して、５１６及び５１８は、ソースクロック受信機を示している。これらの実施例では、任意選択的なシンクロナイザは示されておらず、これを含むかどうかは、受信機での機能回路のクロック関係に依存する。図５０６、５１２及び５１８は、インターフェイスの双方向形態を示す。図示された同期構成要素は、単一のデータ転送速度通信用のものであり、ダブルデータ転送速度も同様に処理される。図示のインターフェイスの全ては、他のインターフェイスに加えて、装置の実施形態のパラレル構成要素によってサポートすることができる。
図６は、ハイブリッドシリアル−パラレルインターフェイスの実施形態を示すブロック図である。図を簡潔にするために、シリアル通信は、左（送信機６００）から右（受信機６５０）に進むように示されているが、図示された装置の各々は、送信機と受信機の両方を含むことができる。更に、遷移コーディングは図６に示されておらず、このようなコーディングは、図の可読性を改善するために省略されている。送信機６００及び受信機６５０は、インターフェイス６４５に対するリンクを介して接続されている。この図では、差動インターフェイスが提供され、このようなインターフェイスは、雑音放射を低減し、雑音注入を排除し、更に低電力低電圧での良好な信号受信をもたらすために、高速ガルバニックインターフェイスにおいて一般的に利用されている。加えて、差動インターフェイスは、シリアル送信に利用される電線の数が二倍になっており、従って、パラレルモードに対して二倍の数のパラレル回路を提供する。幾つかの実施形態において、送信機及び受信機は各々、パラレルインターフェイスモード又はシリアルインターフェイスモードのいずれかを選択するためにモード信号（６４０及び６９０）を受信することができる。
図６では、送信機６００用のシリアルインターフェイスは、送信フレーム６１０のシリアル化のための１つ又はそれ以上のシリアライザ６１５を含む。パラレルインターフェイスは、図５に示されたサブ回路及びシンクロナイザを含むことができる、データ送信６２０用のＩ／Ｏ ＩＦブロック６３０を含む。これらの要素は、可読性を向上するために、それぞれのブロックにおいてカプセル化されているが、実施形態は、構成要素の図示の形式に限定されない。同様に、受信機は、受信されたデータから受信フレーム６６０及び回復クロック６６２を生成するためにデシリアライザ／ＣＤＲ構成要素６６５を有するシリアルインターフェイスを含む。パラレルインターフェイスは、データ受信６７０用のＩ／Ｏ ＩＦブロック６８０を含み、図５に示されたサブ回路及びシンクロナイザを含むことができる。
幾つかの実施形態において、送信機６００及び受信機６５０は各々、基準発振器６２５及び６７５をそれぞれ含む。基準発振器６２５及び６７５は、限定ではないが、ＰＬＬ装置又はＤＬＬ装置を含むことができる。幾つかの実施形態において、基準発振器６２５又は６７５の出力は、送信機６００用の各シリアライザ６１５に、或いは受信機６５０用の各デシリアライザ／ＣＤＲ６６５にそれぞれ提供される。幾つかの実施形態において、基準発振器は、基準発振器制御信号６２６及び６７６によってイネーブル又はディスエーブルにされ、基準発振器は、基準発振器の状態を示すために基準発振器実行／作動可能信号６２７及び６７７を提供する。更に、各デシリアライザＣＤＲは、ＣＤＲの動作を制御するためにＣＤＲ制御信号６６３を受信することができ、ＣＤＲの状態を示すためにＣＤＲ作動可能信号６６４を生成することができる。
幾つかの実施形態において、共通周波数基準６９５が、装置のシリアル送信機、シリアル受信機、及びパラレルインターフェイスに使用される。しかしながら、共通周波数基準は、全ての実施形態に必要とされるものではない。このような周波数基準は、例えば、より少ない構成要素及びピンが要求される低電力システム及び低コストシステムにおいて利用される。クロックが受信機でのデータから完全に取得することができるので、シリアル構成要素間の共用基準は必要ではない。幾つかの実施形態において、パラレルインターフェイスの位相及び周波数は、シリアルインターフェイスとは関係なく使用され、従って、独立した基準を利用することができる。幾つかの実施形態において、パラレル受信機での有効データを示すためにデータストローブ又は信号関係が使用され、従って、基準は必要ではない。しかしながら、この議論は、実施形態の説明を簡単にするために共通の周波数基準の場合に簡略化されている。図６は、周波数基準を備えた共用クロック６３５及び６８５を含む、共用クロックを使用する環境におけるクロック管理を含む実施形態に関する。
図６は、実施形態間のインターフェイス接続６４５に複数のシリアルインターフェイスを利用でき、従って広範囲のパラレルインターフェイス（図では４ビット）を提供する実施形態を示している。実施形態は、インターフェイスのいずれの特定の数にも限定されない。例えば、４シリアルリンクは、パラレル回路のための８ビット接続を可能にし、８シリアルリンクは、差動シリアルインターフェイスが共用されるときのパラレル回路のための１６ビット接続を可能にする。
幾つかの実施形態において、送信機６００は、シリアルモードとパラレルモードとの間を切り換えるための複数のマルチプレクサ又は他のスイッチ６０５を含み、受信機６５０は、シリアルモードとパラレルモードとの間を切り換えるための複数のマルチプレクサ又は他のスイッチ６５５を含む。このようなスイッチを生成又は選択するための手法が存在し、これらは、本明細書では図示又は議論されていない。幾つかの実施形態において、パラレル及びシリアル通信に必要な異なる電気要件が存在すると仮定すると、スイッチは、インターフェイスへの不適切な信号の印加を阻止するために注意深く制御される。幾つかの実施形態において、マルチプレクサ制御はまた、シリアルデータ方向とは反対に流れるパラレルデータ、或いは、単一方向シリアル送信とは対照的に方向を（双方向に）変えるパラレルデータを管理する。幾つかの実施形態において、制御は、高性能及び低減された電力消費を提供するよう可能な限り小さなレイテンシで実行される。
特定の実施例では、ピンは、５０Ω終端装置によって１００ｍＶのシリアルモードで、及び１．２Ｖのパラレルモードで動作することができる。シリアルからパラレルモードへ切り換えるために、シリアル送信機をディスエーブルにする必要があり、終端装置を取り除く必要がある。そうでなければ、ピンはダブル駆動になり、最小のデータエラー及び送信機への可能性のある障害を引き起こす。終端装置が連結されると、回路は、予想される電力の１００倍を上回って消費することが必要とされ（０．２ｍＷ対２９ｍＷ）、場合によっては障害を起こす可能性がある。シリアル受信機は、このような高電圧に対して感度が高い場合があり、同様に障害を受ける可能性がある。
幾つかの実施形態において、電力を節減しシリアル及びパラレルモード間のレイテンシを最小限にするためにクロック制御が利用される。幾つかの実施形態において、ピン及びシステムクロック電力を節減するために基準クロックをモード間で共用することができ、シリアル動作を準備する間の電力の浪費を阻止するために、まだパラレルモード動作の間にＰＬＬ構成要素を始動させることができる。
図７及び図８は、ハイブリッドインターフェイス処理の実施形態を示すフロー図を示す。図７では、ハイブリッドシリアル−パラレルインターフェイスは、シリアル送信機オフ、シリアル受信機切断、基準発振器（ＰＬＬ又はＤＬＬ構成要素など）オフ、パラレル送信機オフ、及びパラレル受信機切断によって初期化することができる（７０２）。本処理は、パラレルインターフェイスに対して初期化することができるが、これは、本処理の実施形態において必須ではない。幾つかの実施形態では、パラレル受信機を接続し（７０４）、パラレル送信機を電源オンにする（７０６）。幾つかの実施形態において、パラレルモードは、即座に利用可能にすることができ、シリアルインターフェイスが準備できるまで（基準発振器が準備できるまでなど）、シリアルモードへの切り換えの間利用可能状態を維持することができる（７０８）。図８に示されたクロッキング制御処理７１０は、シリアル通信を開始及び中止する際の電力とレイテンシとをトレードオフする機能を提供する。次に処理は、モード制御信号をモニタする段階（７１２）を提供する。モード制御信号は、パラレル通信が継続されるかどうか、或いはシリアル通信モードが要求されるかどうかを判定するための試験を行う（７１４）。シリアルモードへの実際の遷移の前に、基準クロックが動作し安定状態であることが要求される（７１５）。モードがパラレルである（７１４）場合、システムは、モードの変化のモニタリングを継続する（７１０−７１２）。モード信号がシリアルになった場合、基準発振器が実行されているかどうかを判定する（７１６）。実行されていない場合、基準発振器及びＣＤＲを始動する（７１８）（ある実施形態において、ＣＤＲはその基準発振器なしでは動作することができず、従って、基準発振器が停止した場合、ＣＤＲを停止しなくてはならない）。基準発振器の始動に続いて、基準発振器の準備ができているかどうか（７２０）及びＣＤＲの準備ができているかどうか（７２２）を判定する。
基準発振器及びＣＤＲの準備ができると、パラレル送信機をターンオフし、パラレル受信機を切断する（７２４）。パラレル切断を待機した（７２６）後、シリアル受信機を接続（装置に対する終端をイネーブルにするなど）し（７２８）、シリアル送信機をターンオンする（７３０）。シリアルインターフェイスが準備される（例えば、ＣＤＲのロックを含む）（７３２）。次に、処理は、モード制御信号のモニタリング段階（７３４）を提供する。モードがシリアルのままである場合、処理は、モードのモニタリングを継続する。モードがパラレルになった場合、現在のフレーム又はパケットの終了を待機することができ（７３８）、その後、シリアル送信機をターンオフし、シリアル受信機を切断する（７４０）。シリアル切断を待機した（７４２）後、処理は、パラレル受信機の接続（７０４）に戻る。
図８は、幾つかの実施形態におけるクロッキング制御を示すフロー図を示す。この図において、基準発振器制御信号が読み取られる（８０２）。基準発振器停止条件が存在する（８０４）場合には、基準発振器及びＣＤＲを停止する（８０６）。基準発振器始動条件がない（８０８）場合には、制御処理は完了する。基準発振器始動条件が存在する（８０８）場合には、基準発振器が始動される（まだ始動されていない場合）（８１０）。関連装置がシリアル受信機を含まない（８１２）場合には、制御処理は完了する。装置がシリアル受信機を含む場合、処理によってＣＤＲ制御信号が提供され（８１４）、ＣＤＲ停止条件が存在するかどうか（８１６）（存在する場合には、ＣＤＲが停止される（８１８））、及びＣＤＲ始動条件が存在するかどうか（８２０）（存在する場合、まだ停止されていない場合にはＣＤＲが停止される（８２２））を判定し、クロッキング制御処理が完了する。
幾つかの実施形態において、ハイブリッドインターフェイスは、基本的に２つの信号、すなわちモード制御及び基準発振器制御を使用して制御することができる。これらの制御を表す他の方法が存在するが、これは、処理を説明するための方法を提供する。これらの制御は、外部ピンを使用して明示的に制御することができ、インターフェイスを介したデータ転送を使用して制御することができるプログラム可能レジスタを使用して明示的に、或いは、通信制御（リンク）状態機械によって間接的に制御することができる。
制御の選択肢に関して、基準発振器の制御は、シリアル通信が要求されたときに基準発振器をターンオンするのではなく、独立して達成することができる。基準発振器は、シリアル通信が終了したときに自動的に停止することができる。しかしながら、幾つかのシリアルインターフェイスアーキテクチャにおいて、シリアルポートをディスエーブルにし且つ基準発振器を実行状態のままにすることによって、幾らかでも電力を節減することができる。シリアルモードとパラレルモード間を迅速に切り換えたときに短時間基準発振器を実行させたままにすることが有利とすることができ、従って、独立した基準発振器制御が妥当なものとなる。
幾つかの実施形態において、初期化時にパラレル通信を初期設定モードに指定することができる。幾つかの実施形態において、初期動作で「モードなし」又はシリアルモードを規定することができる。しかしながら、シリアルモードが最初に選択されている場合に基準発振器が始動している間、通信は遅延する。未使用時では、パラレルモードは、あまり多くの電力を使用せず、即座に動作を開始することができ、従って、初期設定としてパラレルインターフェイスを選択することによる実害はない。更に、いずれのシリアルインターフェイスパラメータを設定するため、及びモード設定を制御する（個々のピン、プログラム可能レジスタ、又は取得された状態制御などによって）ために、パラレルモードを即座に効率的に使用することができる。
図７及び８の説明を分かり易くするために、初期化の処理は、インターフェイスの両方の側での障害及び起動電力を最小限にするために、全てのインターフェイスがディスエーブル又はオフ状態で行われる。他の実施形態において、一方又は他方の状態の間にインターフェイスを初期化することが許容可能である。しなしながら、このような場合、インターフェイスモード間の不一致を確実に防ぐために、インターフェイスの両方の側の一貫性が必要である。
上記の記載では、説明の目的で、本発明の完全な理解を提供するための多数の特定の詳細が記載されている。しなしながら、これらの特定の詳細の一部がなくても本発明を実施できることは当業者に明らかであろう。他の事例では、周知の構造及び装置は、ブロック図の形態で示されている。図示の構成要素間の中間構造が存在してもよい。本明細書で説明又は図示された構成要素は、図示又は説明されていない付加的な入力又は出力を有してもよい。図示の要素又は構成要素はまた、いずれかのフィールドの並べ換え又はフィールドサイズの修正を含む種々の配列又は順序で構成することができる。
本発明は、種々の処理を含むことができる。本発明の処理は、ハードウェア構成要素によって実行することができ、或いは、命令によってプログラムされた汎用又は特定用途向けプロセッサ又は論理回路に処理を実行させるのに使用することができる、コンピュータ可読命令において具現化することができる。代替として、処理は、ハードウェア及びソフトウェアの組合せによって実行することができる。
本発明の一部は、コンピュータプログラム製品として提供することができ、このコンピュータプログラム製品は、本発明による処理を実行するようコンピュータ（又は他の電子装置）をプログラムするために使用することができるコンピュータプログラム命令が格納されたコンピュータ可読媒体を含むことができる。コンピュータ可読媒体は、限定ではないが、フロッピーディスク、光学ディスク、ＣＤ−ＲＯＭ（コンパクトディスク読出し専用メモリ）、及び磁気光学ディスク、ＲＯＭ（読出し専用メモリ）、ＲＡＭ（ランダムアクセスメモリ）、ＥＰＲＯＭ（消去可能プログラム可能読出し専用メモリ）、ＥＥＰＲＯＭ（電気的消去可能プログラム可能読出し専用メモリ）、磁気又は光学カード、フラッシュメモリ、又は電子命令を格納するのに適した他のタイプの媒体／コンピュータ可読媒体を含むことができる。更に、本発明はまた、コンピュータプログラム製品としてダウンロードすることができ、プログラムは、遠隔コンピュータから要求側コンピュータに転送することができる。
本方法の多くは、その最も基本的な形態で説明しているが、本発明の基本的な範囲から逸脱することなく、方法のいずれかに処理を追加すること、又は方法のいずれかから処理を削除することができ、説明されたメッセージのいずれかに情報を追加すること、或いは説明されたメッセージのいずれかから情報を取り除くことができる。当業者であれば、多くの更なる修正及び適応を行い得ることは明らかであろう。特定の実施形態は、本発明を制限するためにではなく本発明を例証するために提供される。
要素「Ａ」が要素「Ｂ」に又は要素「Ｂ」と結合されているとされる場合、要素「Ａ」は、要素「Ｂ」に直接結合されるか、或いは、例えば要素「Ｃ」を介して間接的に結合されてもよい。構成要素、特徴、構造、処理、又は特性Ａが、構成要素、特徴、構造、処理、又は特性Ｂを「生じさせる」と本明細書が記述している場合、「Ａ」は「Ｂ」の少なくとも部分的な原因ではあるが、「Ｂ」を生じさせるのを助ける少なくとも１つの他の構成要素、特徴、構造、処理、又は特性が存在してもよいことを意味する。本明細書が、構成要素、特徴、構造、処理、又は特性を「含むことができる」、「含んでいてもよい」、或いは「含む可能性がある」と示す場合、その特定の構成要素、特徴、構造、処理、又は特性が必ずしも含まれることは必須ではない。本明細書が、「１つの（ａ又はａｎ）」要素を示す場合、これは、説明される要素が１つだけ存在することを意味する訳ではない。
実施形態は、本発明の実施構成又は実施例である。本明細書における「実施形態」、「１つの実施形態」、「幾つかの実施形態」、又は「他の実施形態」への言及は、実施形態に関して説明された特定の特徴、構造、又は特性が、少なくとも幾つかの実施形態に含まれるが、必ずしも全ての実施形態に含まれる訳ではないことを意味する。「実施形態」、「１つの実施形態」、又は「幾つかの実施形態」の種々の出現は、必ずしも全て同じ実施形態を示すものではない。本発明の例示的な実施形態の前述の説明において、本開示を簡素化し、本発明の種々の態様のうちの１つ又はそれ以上の理解を助ける目的で、本発明の種々の特徴は、本発明の単一の実施形態、図面、又は説明において互いにグループ化されることもあることを理解されたい。
３１０ 第１装置／送信機
３１２ 送信パラレルデータ
３１４ パラレルインターフェイス
３１６ １つ又はそれ以上のマルチプレクサ又は他の切り換え要素
３１８ モード制御
３２０ 基準発振器イネーブル信号／レジスタ
３２２ 基準発振器
３２４ 送信シリアルデータ
３２６ クロック
３２８ シリアルインターフェイス
３３０ シリアライザ
３５２ ストローブ
３５４ 基準クロック
３６０ 第２装置／受信機
３６２ 受信パラレルデータ
３６４ パラレルインターフェイス
３６６ １つ又はそれ以上のマルチプレクサ又は他の切り換え要素
３６８ モード制御
３７０ 基準発振器イネーブル信号／レジスタ
３７２ 基準発振器
３７４ 受信シリアルデータ
３７６ 回復されたクロック
３７８ シリアルインターフェイス
３８０ デシリアライザ

Claims (69)

  1. 第２装置へのデータの送信又は該第２装置からのデータの受信のため第１装置を初期化する段階と、
    前記第１装置のインターフェイスを第１の複数のピンを含むパラレルインターフェイスの第１モードに切り換える段階と、
    前記第１の複数のピンを介して前記第１モードでパラレルデータを送信又は受信する段階と、
    前記第１装置のインターフェイスを、第２の複数のピンを含み且つ前記第１の複数のピン及び前記第２の複数のピンが共に重なり合うピンのセットを含むシリアルインターフェイスの第２モードに切り換える段階と、
    前記第２の複数のピンを介して前記第２モードでシリアルデータを送信又は受信する段階と、
    を含む方法。
  2. 前記第１装置が、基準発振器回路を含む、請求項１に記載の方法。
  3. 前記基準発振器回路が、位相ロックループ（ＰＬＬ）又は遅延ロックループ（ＤＬＬ）回路を含む、請求項２に記載の方法。
  4. 前記基準発振器回路が、前記第２モードでイネーブルにされる、請求項２に記載の方法。
  5. 前記基準発振器回路が、前記モードとは独立して制御される、請求項２に記載の方法。
  6. 前記基準発振器回路は、前記第１装置が前記第１モードにある間はイネーブルにされる、請求項２に記載の方法。
  7. 前記基準発振器回路をディスエーブルにするための信号又はレジスタを前記基準発振器回路に提供する段階を更に含み、前記基準発振器回路が、前記基準発振器回路をディスエーブルにするための信号又は設定が受信されない限り、イネーブルのままである、請求項２に記載の方法。
  8. 前記基準発振器回路をイネーブルにするための信号又はレジスタを前記基準発振器回路に提供する段階を更に含み、前記基準発振器回路は、前記基準発振器回路をイネーブルにするための信号又は設定を受信したときにイネーブルになる、請求項２に記載の方法。
  9. 前記基準発振器が通信の準備が整っていることを示す信号又はレジスタを前記基準発振器回路に提供する段階を更に含む、請求項２に記載の方法。
  10. 前記インターフェイスを前記第１モードに切り換える段階が、前記基準発振器回路をディスエーブルにする段階を含む、請求項２に記載の方法。
  11. 前記第１装置の基準発振器回路及び前記第２装置の基準発振器回路の両方が、前記第２モードで共用基準クロック信号を受信する、請求項２に記載の方法。
  12. 前記第１モードのデータが同期して転送される、請求項１１に記載の方法。
  13. 前記基準クロックが、前記第１モードのデータ同期と前記第２モードの前記基準発振器との間で共用される、請求項１２に記載の方法。
  14. 前記基準クロックの周波数が、前記第１モード及び前記第２モードで同じである、請求項１３に記載の方法。
  15. 前記シリアルインターフェイスが、クロックデータリカバリ（ＣＤＲ）回路を含む、請求項１に記載の方法。
  16. 前記ＣＤＲ回路が、前記第２モードに対してイネーブルにされる、請求項１５に記載の方法。
  17. 前記ＣＤＲ回路は、前記第１装置が前記第１モードにある間はイネーブルにされる、請求項１５に記載の方法。
  18. 前記ＣＤＲ回路をディスエーブルにするための信号又はレジスタを前記ＣＤＲ回路に提供する段階を更に含み、前記ＣＤＲ回路をディスエーブルにするための信号又は設定が受信されない限り、前記ＣＤＲ回路がイネーブルのままである、請求項１５に記載の方法。
  19. 前記ＣＤＲ回路をイネーブルにするための信号又はレジスタを前記ＣＤＲ回路に提供する段階を更に含み、前記ＣＤＲ回路が、前記ＣＤＲ回路をイネーブルにするための信号又は設定が受信されたときにイネーブルになる、請求項１５に記載の方法。
  20. 前記ＣＤＲ回路が通信の準備が整っていることを示す信号又はレジスタを前記ＣＤＲ回路に提供する段階を更に含む、請求項１５に記載の方法。
  21. 前記インターフェイスを前記第１モードに切り換える段階が、前記ＣＤＲ回路をディスエーブルにする段階を含む、請求項１５に記載の方法。
  22. 前記第１モードのデータを捕捉するためにストローブ信号を送信又は受信する段階を更に含む、請求項１に記載の方法。
  23. 前記ストローブ信号を送信又は受信する段階が、前記重なり合うピンのセットのうちのピンで前記ストローブ信号を送信又は受信する段階を含む、請求項２２に記載の方法。
  24. 前記第１モードの信号が、前記第２モードの信号とは異なるフォーマットで送信される、請求項１に記載の方法。
  25. 前記第１モードの第１信号が、第１電圧電位で送信され、前記第２モードの信号が、第２電圧電位で送信され、前記第１電圧電位と前記第２電圧電位が異なる、請求項２４に記載の方法。
  26. 前記第１又は第２モードのいずれかの第１信号が、電圧信号として送信され、前記第１及び第２モードの残りのモードの第２信号が、電流信号として送信される、請求項２４に記載の方法。
  27. 前記第１モードにおいて重なり合うピンのセットの第１ピンを使用して第１方向に第１通信を転送する段階と、前記重なり合うピンのセットの第１ピンを使用して第２方向に第２通信を転送する段階とを更に含み、前記第２方向が、前記第１方向とは反対の方向である、請求項１に記載の方法。
  28. 前記重なり合うピンのセットの第１ピンを使用して前記第１モードにおける双方向通信で第１通信を転送する段階と、前記重なり合うピンのセットの第１ピンを使用して前記第２モードにおける単方向通信で第２通信を転送する段階とを更に含む、請求項１に記載の方法。
  29. 前記第１モードにおいて第１速度でデータを送信又は受信する段階と、前記第２モードにおいて第２速度でデータを送信又は受信する段階とを更に含み、前記第２速度が、前記第１速度よりも速い、請求項１に記載の方法。
  30. 第２装置にパラレルデータを送信するため、又は第２装置からパラレルデータを受信するために第１の複数のピンに複数のパラレル通信回線を有するパラレルインターフェイスと、
    シリアルデータを送信又は受信するために、第２の複数のピンに複数のシリアル通信回線を有し、前記第１の複数のピン及び前記第２の複数のピンが重なり合うピンのセットを含むシリアルインターフェイスと、
    前記パラレルインターフェイスの第１モードと前記シリアルインターフェイスの第２モードとの間を切り換えるためのモード論理回路と、
    を含む装置。
  31. 基準発振器構成要素を更に含む、請求項３０に記載の装置。
  32. 前記基準発振器構成要素が、位相ロックループ（ＰＬＬ）又は遅延ロックループ（ＤＬＬ）回路を含む、請求項３１に記載の装置。
  33. 前記装置が、前記第２モードに切り換える前記論理回路に応じて前記基準発振器構成要素をイネーブルにするよう構成されている、請求項３１に記載の装置。
  34. 前記装置が、前記第１モードに切り換える前記論理回路に応じて前記基準発振器構成要素をディスエーブルにするよう構成されている、請求項３１に記載の装置。
  35. 前記基準発振器が、前記モード論理回路から別個に制御される、請求項３１に記載の装置。
  36. 前記基準発振器構成要素をディスエーブルにする基準発振器構成要素信号を提供するための信号入力又はレジスタを更に含む、請求項３１に記載の装置。
  37. 前記基準発振器構成要素が、前記基準発振器構成要素信号又はレジスタによってディスエーブルにされるまでイネーブルのままである、請求項３６に記載の装置。
  38. 前記基準発振器構成要素が、前記第１モードの前記基準発振器構成要素信号又はレジスタによってイネーブルにされる、請求項３６に記載の装置。
  39. 前記基準発振器が通信の準備が整っていることを示す信号又はレジスタを更に含む、請求項３６に記載の装置。
  40. 前記基準発振器構成要素及び前記第２装置の基準発振器構成要素が共に、前記第２モードで共用基準クロックを受信する、請求項３６に記載の装置。
  41. 前記第１モードの前記データが、同期して転送される、請求項４０に記載の装置。
  42. 前記基準クロックが、前記第１モードのデータ同期と前記第２モードの基準発振器基準との間で共用される、請求項４１に記載の装置。
  43. 前記基準クロックの周波数が、前記第１モード及び前記第２モードで同じである、請求項４２に記載の装置。
  44. 前記シリアルインターフェイスが、クロックデータリカバリ（ＣＤＲ）構成要素を含む、請求項３０に記載の装置。
  45. 前記装置が、前記第２モードに対して前記ＣＤＲ構成要素をイネーブルにするよう構成されている、請求項４４に記載の装置。
  46. 前記装置が、前記第１モードに対して前記ＣＤＲ構成要素をディスエーブルにするよう構成されている、請求項４４に記載の装置。
  47. 前記ＣＤＲが、前記モード論理回路から別個に制御される、請求項４４に記載の装置。
  48. 前記ＣＤＲ構成要素をディスエーブルにするＣＤＲ構成要素信号を提供するための信号入力又はレジスタを更に含む、請求項４４に記載の装置。
  49. 前記ＣＤＲ構成要素が、前記ＣＤＲ構成要素信号又はレジスタによってディスエーブルにされるまでイネーブルのままである、請求項４８に記載の装置。
  50. 前記ＣＤＲ構成要素が、前記第１モードの前記ＣＤＲ構成要素信号又はレジスタによってイネーブルにされる、請求項４８に記載の装置。
  51. 前記ＣＤＲ構成要素が通信の準備が整っていることを示すＣＤＲ構成要素信号を提供するための信号出力又はレジスタを更に含む、請求項４４に記載の装置。
  52. 前記装置が、前記装置の初期化に応じて前記第１モード又は前記第２モードのいずれかに切り換えるよう構成されている、請求項３０に記載の装置。
  53. １つ又はそれ以上のマルチプレクサを更に含み、前記モード論理回路が、前記パラレルインターフェイス用の前記第１の複数のピンをイネーブルにするために前記第１モード用の前記１つ又はそれ以上のマルチプレクサを切り換えるか、又は前記シリアルインターフェイス用の前記第２の複数のピンをイネーブルにするために前記第２モード用の前記１つ又はそれ以上のマルチプレクサを切り換える、請求項３０に記載の装置。
  54. ピンが、前記第１又は第２モードで送信機として動作し、前記送信機ドライバが、前記第１及び第２モードの残りのモードに切り換える前にディスエーブルにされる、請求項３０に記載の装置。
  55. ピンが、前記第１又は第２モードで受信機として動作し、前記受信機が、前記第１及び第２モードの残りのモードに切り換える前に切断される、請求項３０に記載の装置。
  56. ピンが、前記第２モードで送信機又は受信機として動作し、前記第１モードに切り換える段階が、前記シリアルデータ転送の終了まで遅延される、請求項３０に記載の装置。
  57. 前記重なり合うピンのセットの第１ピンが、前記第１モードにおいて第１電圧電位で生じた信号を受信又は送信し、前記第２モードにおいて第２電圧電位で生じた信号を受信又は送信する、請求項３０に記載の装置。
  58. 前記第１電圧電位が、前記第２電圧電位よりも高く、前記装置が、前記第２モードの終端装置構成要素を更に含む、請求項５７に記載の装置。
  59. 前記装置が、前記第２モードから前記第１モードに切り換える前に、前記終端装置構成要素を取り除くよう構成されている、請求項５８に記載の装置。
  60. 前記第１モードのシリアルインターフェイスの各回線に対する位相回路を更に含み、前記重なり合うピンのセットに接続された各位相回路が、位相関係のない前記第２モードのデータと重なり合う、請求項３０に記載の装置。
  61. 命令のシーケンスを表すデータを格納したコンピュータ可読媒体であって、前記命令のシーケンスが、プロセッサによって実行されたときに、前記プロセッサに対して、
    第２装置へのデータの送信又は該第２装置からのデータの受信のため第１装置を初期化する段階と、
    前記第１装置のインターフェイスを第１の複数のピンを含むパラレルインターフェイスの第１モードに切り換える段階と、
    前記第１の複数のピンを介して前記第１モードでパラレルデータを送信又は受信する段階と、
    前記第１装置のインターフェイスを、第２の複数のピンを含み且つ前記第１の複数のピン及び前記第２の複数のピンが共に重なり合うピンのセットを含むシリアルインターフェイスの第２モードに切り換える段階と、
    前記第２の複数のピンを介して前記第２モードでシリアルデータを送信又は受信する段階と、
    を含む動作を実行させる、ことを特徴とするコンピュータ可読媒体。
  62. 前記第１装置が、基準発振器回路を含む、請求項６１に記載の媒体。
  63. 前記基準発振器回路が、位相ロックループ（ＰＬＬ）又は遅延ロックループ（ＤＬＬ）回路を含む、請求項６２に記載の媒体。
  64. 前記基準発振器回路が、前記モードとは独立して制御される、請求項６２に記載の媒体。
  65. 前記プロセッサによって実行されたときに、前記プロセッサに対して、
    前記基準発振器回路をディスエーブルにするための信号又はレジスタを前記基準発振器回路に提供する段階を含む動作を実行させる命令を更に含み、前記基準発振器回路が、前記基準発振器回路をディスエーブルにするための信号又は設定が受信されない限り、イネーブルのままであるようにされる、ことを特徴とする請求項６２に記載の媒体。
  66. 前記プロセッサによって実行されたときに、前記プロセッサに対して、
    前記基準発振器回路をイネーブルにするための信号又はレジスタを前記基準発振器回路に提供する段階を含む動作を実行させる命令を更に含み、前記基準発振器回路が、前記基準発振器回路をイネーブルにする信号又は設定が受信されたときにイネーブルにされる、ことを特徴とする請求項６２に記載の媒体。
  67. 前記シリアルインターフェイスが、クロックデータリカバリ（ＣＤＲ）回路を含む、請求項６１に記載の媒体。
  68. 前記プロセッサによって実行されたときに、前記プロセッサに対して、
    前記ＣＤＲ回路をディスエーブルにするための信号又はレジスタを前記ＣＤＲ回路に提供する段階を含む動作を実行させる命令を更に含み、前記ＣＤＲ回路が、前記ＣＤＲ回路をディスエーブルにするための信号又は設定が受信されない限りイネーブルのままである、ことを特徴とする、請求項６７に記載の媒体。
  69. 前記プロセッサによって実行されたときに、前記プロセッサに対して、
    前記ＣＤＲ回路をイネーブルにするための信号又はレジスタを前記ＣＤＲ回路に提供する段階を含む動作を実行させる命令を更に含み、前記ＣＤＲ回路が、前記ＣＤＲ回路をイネーブルにするための信号又は設定が受信されたときにイネーブルになる、ことを特徴とする請求項６７に記載の媒体。
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