CN109905119B - 一种基于双sstl电路产生c_phy信号的装置 - Google Patents
一种基于双sstl电路产生c_phy信号的装置 Download PDFInfo
- Publication number
- CN109905119B CN109905119B CN201711294544.3A CN201711294544A CN109905119B CN 109905119 B CN109905119 B CN 109905119B CN 201711294544 A CN201711294544 A CN 201711294544A CN 109905119 B CN109905119 B CN 109905119B
- Authority
- CN
- China
- Prior art keywords
- circuit
- sstl
- mos tube
- resistor
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 101001038535 Pelodiscus sinensis Lysozyme C Proteins 0.000 title claims abstract description 81
- 230000009977 dual effect Effects 0.000 claims description 9
- 230000001105 regulatory effect Effects 0.000 claims description 6
- 230000003321 amplification Effects 0.000 claims description 4
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000009699 differential effect Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
本发明涉及C_PHY信号技术领域，具体涉及一种基于双SSTL电路产生C_PHY信号的装置。包括集成于FPGA内部的第一SSTL电路、第二SSTL电路和第三SSTL电路，FPGA具有分别供第一SSTL电路、第二SSTL电路、第三SSTL电路输出的第一引脚、第二引脚和第三引脚，第一引脚和第二引脚后串联有三电平产生及电压调节电路和第一运放电路，第三引脚后串联有第二运放电路，第一SSTL电路和第二SSTL电路并联，第一SSTL电路、第二SSTL电路、三电平产生及电压调节电路和第一运放电路共同组成C_PHY信号的HS信号输出端，第三SSTL电路和第二运放电路共同组成C_PHY信号的LP信号输出端。基于FPGA实现C_PHY信号输出，其除了比使用SSD2830占用的FPGA管脚数量少，出相同的C_PHY信号，其采用的IO管脚大大减少，并节省了成本。
Description
技术领域
本发明涉及C_PHY信号技术领域，具体涉及一种基于双SSTL电路产生C_PHY信号的装置。
背景技术
如图1所示，C_PHY信号1个lane有3根信号，对于HS信号，每根信号可以出3种电平，典型值V＝400mV，所以VA＝3/4V＝300mV，VB＝1/2V＝200mV，VC＝1/4V＝100mV。
如图2所示，C_PHY HS信号的差分效果是以VA-VB，VB-VC，VC-VA得到的，其电压范围为-200mV(100mV–300mV)到200mV(300mV–100mV)。
如图3所示，C_PHY HS的差分信号有4种状态，分别是strong 1，weak 0，strong 0，weak 1，其中，strong 1＝200mV；weak 1＝100mV；week 0＝-100mV；strong 0＝-200mV。
MIPI C_PHY是一种新的MIPI接口，可以支持更高速率。但是市场上能出C_PHY信号的芯片种类少，价格昂贵，主要技术由其它公司掌握。
例如市面上的SSD2830C_PHY芯片，一片的单价在50～100$左右，占用FPGA管脚约60只，在一台设备中成本占比高。
如图4所示，FPGA SERDES信号速率高，用于产生C_PHY信号很合适。如：典型的SSTL电路只有两种状态0和1，但对电路进行改进可以使SSTL电路输出具备C_PHY信号的HS信号特性。
发明内容
为解决上述技术问题，本发明提供了一种管脚占用少，且成本低廉的基于双SSTL电路产生C_PHY信号的装置。
本发明的技术方案是：一种基于双SSTL电路产生C_PHY信号的装置，包括集成于FPGA内部的第一SSTL电路、第二SSTL电路和第三SSTL电路，所述FPGA具有分别供第一SSTL电路、第二SSTL电路、第三SSTL电路输出的第一引脚、第二引脚和第三引脚，所述第一引脚和第二引脚后串联有三电平产生及电压调节电路和第一运放电路，所述第三引脚后串联有第二运放电路，所述第一SSTL电路和第二SSTL电路并联，所述第一SSTL电路、第二SSTL电路、三电平产生及电压调节电路和第一运放电路共同组成C_PHY信号的HS信号输出端，所述第三SSTL电路和第二运放电路共同组成C_PHY信号的LP信号输出端。
较为优选的，所述三电平产生及电压调节电路包括电阻R1、电阻R2、电阻R3和电阻R4，所述电阻R1一端与第一引脚连接，另一端与电阻R2、电阻R3和电阻R4连接，所述电阻R2另一端与第二引脚连接，所述电阻R3另一端接地，所述电阻R4另一端连接REF参考源。
较为优选的，所述第一运放电路包括第一运算放大器U1、电阻R5和电阻R6，所述第一运算放大器U1的正向信号输入端接入至电阻R1和电阻R2之间，所述第一运算放大器U1的反向信号输入端通过电阻R6接地，所述电阻R6的另一端与第一运算放大器U1的输出端之间连接电阻R5。
较为优选的，所述第二运放电路包括第二运算放大器U2和电阻R7，所述第三引脚与第二运算放大器U2的正向信号输入端连接，所述第二运算放大器U2的反向信号输入端通过电阻R7与第二运算放大器U2的信号输出端连接。
较为优选的，所述第一SSTL电路包括串联在VCC与地之间的第一MOS管第二MOS管，所述第一MOS管的源极与VCC连接，栅极与FPGA的第一控制端连接，所述第二MOS管的源极与地连接，栅极与FPGA的第二控制端连接，所述第一MOS管和第二MOS管的漏极共同构成第一SSTL电路的信号输出端。
较为优选的，所述第二SSTL电路包括串联在VCC与地之间的第三MOS管和第四MOS管，所述第三MOS管的源极与VCC连接，栅极与FPGA的第三控制端连接，所述第四MOS管的源极与地连接，栅极与FPGA的第四控制端连接，所述第三MOS管和第四MOS管的漏极共同构成第二SSTL电路的信号输出端。
较为优选的，所述第三SSTL电路包括串联在VCC与地之间的第五MOS管和第六MOS管，所述第五MOS管的源极与VCC连接，栅极与FPGA的第五控制端连接，所述第六MOS管的源极与地连接，栅极与FPGA的第六控制端连接，所述第五MOS管和第六MOS管的漏极共同构成第三SSTL电路的信号输出端。
较为优选的，所述第一MOS管为P沟道MOS管，第二MOS管为N沟道MOS管。
较为优选的，所述第三MOS管为P沟道MOS管，第四MOS管为N沟道MOS管。
较为优选的，所述第一运放电路的放大倍数为两倍。
本发明的有益效果：不依赖于第三方C_PHY芯片，采用基于FPGA的双SSTL电路输出，通过增加三电平产生及电压调节电路，并利用FPGA控制第一引脚和第二引脚高低点平的输出，使FPGA输出满足C_PHY信号标准。通过设置运放电路，能有效增加输出到屏的信号的驱动能力。本装置能基于FPGA实现C_PHY信号输出，其除了比使用SSD2830占用的FPGA管脚数量少，出相同的C_PHY信号，其采用的IO管脚大大减少，并节省了成本。
附图说明
图1为C_PHY信号示意图；
图2为C_PHY信号的差分效果示意图；
图3为C_PHY信号的眼图效果示意图；
图4为SSTL经典电路示意图
图5为本发明一种基于双SSTL电路产生C_PHY信号的装置电路图；
图中：1—第一控制端，2—第二控制端，3—第三控制端，4—第四控制端，5—第五控制端，6—第六控制端，7—第一引脚，8—第二引脚，9—第三引脚，10—第一MOS管，11—第二MOS管，12—第三MOS管，13—第四MOS管，14—第五MOS管，15—第六MOS管。
具体实施方式
下面结合附图和实例对本发明作进一步说明，显然所述实例仅仅是本发明的一部分实例，而不是全部实例，所以所述实例不应理解为对本发明的限制。
如图5所示，一种基于双SSTL电路产生C_PHY信号的装置，包括集成于FPGA内部的第一SSTL电路、第二SSTL电路和第三SSTL电路，FPGA具有分别供第一SSTL电路、第二SSTL电路、第三SSTL电路输出的第一引脚7、第二引脚8和第三引脚9，第一引脚7和第二引脚8后串联有三电平产生及电压调节电路和第一运放电路，第三引脚9后串联有第二运放电路，第一SSTL电路和第二SSTL电路并联，第一SSTL电路、第二SSTL电路、三电平产生及电压调节电路和第一运放电路共同组成C_PHY信号的HS信号输出端，第三SSTL电路和第二运放电路共同组成C_PHY信号的LP信号输出端。
三电平产生及电压调节电路包括电阻R1、电阻R2、电阻R3和电阻R4，电阻R1一端与第一引脚7连接，另一端与电阻R2、电阻R3和电阻R4连接，电阻R2另一端与第二引脚8连接，电阻R3另一端接地，电阻R4另一端连接REF参考源。
第一运放电路包括第一运算放大器U1、电阻R5和电阻R6，第一运算放大器U1的正向信号输入端接入至电阻R1和电阻R2之间，第一运算放大器U1的反向信号输入端通过电阻R6接地，电阻R6的另一端与第一运算放大器U1的输出端之间连接电阻R5。
第二运放电路包括第二运算放大器U2和电阻R7，第三引脚9与第二运算放大器U2的正向信号输入端连接，第二运算放大器U2的反向信号输入端通过电阻R7与第二运算放大器U2的信号输出端连接。
第一SSTL电路包括串联在VCC与地之间的第一MOS管10、第二MOS管11，第一MOS管10的源极与VCC连接，栅极与FPGA的第一控制端1连接，第二MOS管11的源极与地连接，栅极与FPGA的第二控制端2连接，第一MOS管10和第二MOS管11的漏极共同构成第一SSTL电路的信号输出端。
第二SSTL电路包括串联在VCC与地之间的第三MOS管12和第四MOS管13，第三MOS管12的源极与VCC连接，栅极与FPGA的第三控制端3连接，第四MOS管13的源极与地连接，栅极与FPGA的第四控制端4连接，第三MOS管12和第四MOS管13的漏极共同构成第二SSTL电路的信号输出端。
第三SSTL电路包括串联在VCC与地之间的第五MOS管14和第六MOS管15，第五MOS管14的源极与VCC连接，栅极与FPGA的第五控制端5连接，第六MOS管15的源极与地连接，栅极与FPGA的第六控制端6连接，第五MOS管14和第六MOS管15的漏极共同构成第三SSTL电路的信号输出端。其中，第一MOS管10、第三MOS管12和第五MOS管14均为P沟道MOS管，第二MOS管11、第四MOS管13和第六MOS管15均为N沟道MOS管。
电阻R1和R2和FPGA管脚連接后另一端接到一起作为输出，两路SSTL输出信号配合高低输出則能得到3种电平状態。设置VCC为1.2V，R1＝R2＝50R，则等效电阻为25R，通过程序控制上下两颗MOS分别导通和截止，得到如下3种情况：
但由于电压幅度太大，不符合C_PHY标准要求，通过三电平产生及电压调节电路实现电压的缩小。为了增加输出到屏的信号的驱动能力，在三电平产生及电压调节电路后设置第一运放电路，VCC＝1.2V，运放采用ADI的AD8003，由于采用1倍放大时，在信号频率大于100M时，输出波形有较严重振铃，故采用2倍放大，有效带宽可到730MHz，采用2倍带宽时，R5＝R6＝464R。
VOUT输出的3电平分别为100mV，200mV，300mV
所以VAMP+分别是100mV/2＝50mV，200mV/2＝100mV，300mV/2＝150mV。
R1＝R2＝50R，根据运放同向输入的工作特点，有
VOUT为300mV时，VAMP+＝150mV，
(1.2V-VAMP+)÷R1//R2+(VREF-VAMP+)÷R4＝VAMP+÷R3 (1)
VOUT为200mV时，VAMP+＝100mV
(1.2V-VAMP+)÷R1+(VREF-VAMP+)÷R4＝VAMP+÷R3//R2 (2)
VOUT为100mV时，VAMP+＝50mV
(VREF-VAMP+)÷R4＝VAMP+÷R3//R2//R1 (3)
命R3＝R4，根据等式(1)(2)(3)，得到
R3＝R4＝13.2R
VREF＝250mV
将参考源的电压设置为以250mV，R3＝R4＝13.2R则能实现C_PHY HS信号的输出。
LP信号由于只有10M左右，选择带宽较低的运放来实现，由于LP信号高电平为1.2V，低电平为零，故可以直接用运放跟随来获得。选择第二运放U2时，需要选择带使能引脚的运放，在输出HS信号时，LP信号的运放输出高阻；反之，在输出LP信号时，HS信号的运放输出为高阻。
以上所述，仅为本发明的具体实施方式，应当指出，任何熟悉本领域的技术人员在本发明所揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。
Claims (9)
1.一种基于双SSTL电路产生C_PHY信号的装置，其特征在于，包括集成于FPGA内部的第一SSTL电路、第二SSTL电路和第三SSTL电路，所述FPGA具有分别供第一SSTL电路、第二SSTL电路、第三SSTL电路输出的第一引脚(7)、第二引脚(8)和第三引脚(9)，所述第一引脚(7)和第二引脚(8)后连接有三电平产生及电压调节电路和第一运放电路，其中，所述三电平产生及电压调节电路包括电阻R1、电阻R2、电阻R3和电阻R4，所述电阻R1一端与第一引脚(7)连接，另一端与电阻R2、电阻R3和电阻R4一端连接，所述电阻R2另一端与第二引脚(8)连接，所述电阻R3另一端接地，所述电阻R4另一端连接REF参考源，所述三电平产生及电压调节电路的电阻R4一端与第一运放电路连接，所述第三引脚(9)后串联有第二运放电路，所述第一SSTL电路和第二SSTL电路并联，所述第一SSTL电路、第二SSTL电路、三电平产生及电压调节电路和第一运放电路共同组成C_PHY信号的HS信号输出端，所述第三SSTL电路和第二运放电路共同组成C_PHY信号的LP信号输出端。
2.如权利要求1所述基于双SSTL电路产生C_PHY信号的装置，其特征在于：所述第一运放电路包括第一运算放大器U1、电阻R5和电阻R6，所述第一运算放大器U1的正向信号输入端接入至电阻R1和电阻R2之间，所述第一运算放大器U1的反向信号输入端连接电阻R6的一端和电阻R5的一端，所述电阻R6的另一端接地，所述电阻R5的另一端与第一运算放大器U1的输出端连接。
3.如权利要求1所述基于双SSTL电路产生C_PHY信号的装置，其特征在于：所述第二运放电路包括第二运算放大器U2和电阻R7，所述第三引脚(9)与第二运算放大器U2的正向信号输入端连接，所述第二运算放大器U2的反向信号输入端通过电阻R7与第二运算放大器U2的信号输出端连接。
4.如权利要求1所述基于双SSTL电路产生C_PHY信号的装置，其特征在于：所述第一SSTL电路包括串联在VCC与地之间的第一MOS管(10)、第二MOS管(11)，所述第一MOS管(10)的源极与VCC连接，栅极与FPGA的第一控制端(1)连接，所述第二MOS管(11)的源极与地连接，栅极与FPGA的第二控制端(2)连接，所述第一MOS管(10)和第二MOS管(11)的漏极共同构成第一SSTL电路的信号输出端。
5.如权利要求1所述基于双SSTL电路产生C_PHY信号的装置，其特征在于：所述第二SSTL电路包括串联在VCC与地之间的第三MOS管(12)和第四MOS管(13)，所述第三MOS管(12)的源极与VCC连接，栅极与FPGA的第三控制端(3)连接，所述第四MOS管(13)的源极与地连接，栅极与FPGA的第四控制端(4)连接，所述第三MOS管(12)和第四MOS管(13)的漏极共同构成第二SSTL电路的信号输出端。
6.如权利要求1所述基于双SSTL电路产生C_PHY信号的装置，其特征在于：所述第三SSTL电路包括串联在VCC与地之间的第五MOS管(14)和第六MOS管(15)，所述第五MOS管(14)的源极与VCC连接，栅极与FPGA的第五控制端(5)连接，所述第六MOS管(15)的源极与地连接，栅极与FPGA的第六控制端(6)连接，所述第五MOS管(14)和第六MOS管(15)的漏极共同构成第三SSTL电路的信号输出端。
7.如权利要求4所述基于双SSTL电路产生C_PHY信号的装置，其特征在于：所述第一MOS管(10)为P沟道MOS管，第二MOS管(11)为N沟道MOS管。
8.如权利要求5所述基于双SSTL电路产生C_PHY信号的装置，其特征在于：所述第三MOS管(12)为P沟道MOS管，第四MOS管(13)为N沟道MOS管。
9.如权利要求1所述基于双SSTL电路产生C_PHY信号的装置，其特征在于：所述第一运放电路的放大倍数为两倍。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711294544.3A CN109905119B (zh) | 2017-12-08 | 2017-12-08 | 一种基于双sstl电路产生c_phy信号的装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711294544.3A CN109905119B (zh) | 2017-12-08 | 2017-12-08 | 一种基于双sstl电路产生c_phy信号的装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109905119A CN109905119A (zh) | 2019-06-18 |
| CN109905119B true CN109905119B (zh) | 2024-04-05 |
Family
ID=66940373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711294544.3A Active CN109905119B (zh) | 2017-12-08 | 2017-12-08 | 一种基于双sstl电路产生c_phy信号的装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109905119B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6714048B1 (en) * | 2002-05-16 | 2004-03-30 | Lattice Semiconductor Corporation | Input buffer with voltage clamping for compatibility |
| CN102726032A (zh) * | 2010-02-11 | 2012-10-10 | 晶像股份有限公司 | 用于串行及并行通信的混合接口 |
| CN104333369A (zh) * | 2014-07-08 | 2015-02-04 | 北京芯诣世纪科技有限公司 | 一种ddr3 phy sstl15输出驱动电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2525355A1 (en) * | 2004-11-04 | 2006-05-04 | Jacobi Systems Corp. | A method and apparatus for transmission of digital signals over a coaxial cable |
| US9584227B2 (en) * | 2015-07-17 | 2017-02-28 | Qualcomm Incorporated | Low-power mode signal bridge for optical media |
-
2017
- 2017-12-08 CN CN201711294544.3A patent/CN109905119B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6714048B1 (en) * | 2002-05-16 | 2004-03-30 | Lattice Semiconductor Corporation | Input buffer with voltage clamping for compatibility |
| CN102726032A (zh) * | 2010-02-11 | 2012-10-10 | 晶像股份有限公司 | 用于串行及并行通信的混合接口 |
| CN104333369A (zh) * | 2014-07-08 | 2015-02-04 | 北京芯诣世纪科技有限公司 | 一种ddr3 phy sstl15输出驱动电路 |
Non-Patent Citations (2)
| Title |
|---|
| June Feng.System Level Signal and Power Integrity Analysis for 3200Mbps DDR4 Interface.2013 Electronic Components & Technology Conference.全文. * |
| 卢俊.基于PLB 双总线高速存储接口的设计与实现.计算机技术与发展.2015,全文. * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109905119A (zh) | 2019-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8581628B2 (en) | Low voltage transmitter with high output voltage | |
| US20160149578A1 (en) | Low voltage differential signaling (lvds) driving circuit | |
| US7812660B2 (en) | Level shift circuit | |
| US7038502B2 (en) | LVDS driver circuit and driver circuit | |
| KR100748462B1 (ko) | 반도체 메모리 장치의 리시버 회로 | |
| US6980194B2 (en) | Amplitude conversion circuit for converting signal amplitude | |
| JP3657243B2 (ja) | レベルシフタ、半導体集積回路及び情報処理システム | |
| WO1995020268A1 (en) | Semiconductor device | |
| CN111427820A (zh) | Io电路以及用于io电路的访问控制信号产生电路 | |
| JP3927953B2 (ja) | 振幅変換回路 | |
| JP6399938B2 (ja) | 差動出力バッファ | |
| US11063578B2 (en) | Level conversion device and method | |
| CN109905119B (zh) | 一种基于双sstl电路产生c_phy信号的装置 | |
| JP4087229B2 (ja) | 振幅変換回路およびそれを用いた半導体装置 | |
| KR100524838B1 (ko) | 입력 신호의 논리 레벨을 판정하는 레벨 판정 회로 | |
| US10396793B2 (en) | Level shift circuit | |
| JP2008199236A (ja) | 差動ドライバ回路 | |
| CN109905120B (zh) | 一种基于cml电路产生c_phy信号的装置 | |
| CN109905118B (zh) | 一种基于单sstl电路产生c_phy信号的装置 | |
| CN109787607B (zh) | 基于低压器件的高压高速io电路 | |
| TW201601460A (zh) | 電流限制準位調整電路 | |
| US8816726B1 (en) | Differential signaling driver | |
| CN108595361B (zh) | 通过双sstl电路产生c_phy信号的装置 | |
| CN114756076A (zh) | 电压缓冲电路 | |
| CN109117403B (zh) | 一种基于serdes电路产生c_phy信号的装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |