CN109117403B - 一种基于serdes电路产生c_phy信号的装置 - Google Patents

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Abstract

本发明涉及C_PHY信号技术领域，具体涉及一种基于SERDES电路产生C_PHY信号的装置。包括集成于FPGA内部的第一CML电路和第二CML电路，FPGA具有第一P端和第一N端、第二P端和第二N端、LP信号输出端和共模电压调整信号输入端，第一CML电路与第二CML电路并联，第一P端与第二P端连接作为C_PHY信号的HS信号输出端，FPGA的LP信号输出端后串联有C_PHY信号LP输出电路，作为C_PHY信号的LP信号输出端，FPGA的共模电压调整信号输入端处连接有共模电压调整电路，共模电压调整电路的另一端与C_PHY信号的HS信号输出端连接。本装置能基于FPGA实现C_PHY信号输出，其除了比使用SSD2830占用的FPGA管脚数量少，出相同的C_PHY信号，其采用的IO管脚大大减少，并节省了成本，不受运放带宽的限制。

Description

一种基于SERDES电路产生C_PHY信号的装置
技术领域
本发明涉及C_PHY信号技术领域，具体涉及一种基于SERDES电路产生C_PHY信号的装置。
背景技术
如图1所示，C_PHY信号1个lane有3根信号，对于HS信号，每根信号可以出3种电平，典型值V＝400mV，所以VA＝3/4V＝300mV，VB＝1/2V＝200mV，VC＝1/4V＝100mV。
如图2所示，C_PHY HS信号的差分效果是以VA-VB，VB-VC，VC-VA得到的，其电压范围为-200mV(100mV–300mV)到200mV(300mV–100mV)。
如图3所示，C_PHY HS的差分信号有4种状态，分别是strong 1，weak 0，strong 0，weak 1，其中，strong 1＝200mV；weak 1＝100mV；week 0＝-100mV；strong 0＝-200mV。
MIPI C_PHY是一种新的MIPI接口，可以支持更高速率。但是市场上能出C_PHY信号的芯片种类少，价格昂贵，主要技术由其它公司掌握。
例如市面上的SSD2830 C_PHY芯片，一片的单价在50～100$左右，占用FPGA管脚约60只，在一台设备中成本占比高。
如图4所示，FPGA SERDES信号速率高，用于产生C_PHY信号很合适。如：典型的CML电路，可以通过设置I的值来改变VOD(差模电压锋-锋值)，I不同，P或N(即CML差分信号输出端)输出的低电平值不同，如果可以利用不同VOD的特点，则可以使CML电路输出具备C_PHY信号的HS信号特性。但如何使输出的速率不受运放带宽的限制，仍然是个难点。
发明内容
为解决上述技术问题，本发明提供了一种管脚占用少、成本低廉，且输出速率不受运放带宽限制的基于SERDES电路产生C_PHY信号的装置。
本发明的技术方案是：一种基于SERDES电路产生C_PHY信号的装置，包括集成于FPGA内部的第一CML电路和第二CML电路，所述FPGA具有供第一CML电路输出的第一P端和第一N端、供第二CML电路输出的第二P端和第二N端、LP信号输出端和共模电压调整信号输入端，所述第一CML电路与第二CML电路并联，所述第一P端与第二P端连接作为C_PHY信号的HS信号输出端，FPGA的所述LP信号输出端后串联有C_PHY信号LP输出电路，所述C_PHY信号LP输出电路的输出端作为C_PHY信号的LP信号输出端，FPGA的所述共模电压调整信号输入端处连接有共模电压调整电路，所述共模电压调整电路的另一端与C_PHY信号的HS信号输出端连接。
较为优选的，所述第一P端与第二P端连接节点与C_PHY信号的HS信号输出端之间串联有CML P端信号阻抗匹配电路，所述CML P端信号阻抗匹配电路包括串联连接的电阻R6和电阻R7。
较为优选的，所述第一N端与第二N端连接，且连接节点通过CML N端信号阻抗匹配电路接地，所述CML N端信号阻抗匹配电路包括串联连接的电阻R5和电容C1。
较为优选的，所述共模电压调整电路包括DAC转换器、运算放大器U2和电阻R10～R12，所述DAC转换器与电阻R11串联于FPGA的共模电压调整信号输入端与运算放大器U2的反向信号输入端之间，所述电阻R10串联于运算放大器U2的输出端与C_PHY信号的HS信号输出端之间，所述电阻R12串联于运算放大器U2的反向信号输入端与输出端之间，所述运算放大器U2的正向信号输入端接地。
较为优选的，所述第一CML电路包括并联设置的电阻R1和电阻R2、并联设置的三极管Q1和三极管Q2，所述电阻R1与三极管Q1串联，所述电阻R2与三极管Q2串联，所述电阻R1、电阻R2的另一端与VCC连接，所述三极管Q1和三极管Q2的发射极与第一电流源连接，所述第一电流源另一端接地，所述三极管Q1和三极管Q2的基极与FPGA的第一控制端连接，所述三极管Q1和三极管Q2的集电极共同构成第一CML电路的CML差分信号输出端。
较为优选的，所述第二CML电路包括并联设置的电阻R3和电阻R4、并联设置的三极管Q3和三极管Q4，所述电阻R3与三极管Q3串联，所述电阻R4与三极管Q4串联，所述电阻R38、电阻R4的另一端与VCC连接，所述三极管Q3和三极管Q4的发射极与第二电流源连接，所述第二电流源另一端接地，所述三极管Q3和三极管Q4的基极与FPGA的第二控制端连接，所述三极管Q3和三极管Q4的集电极共同构成第二CML电路的CML差分信号输出端。
较为优选的，FPGA的所述LP信号输出端包括第一LVCOMS电路输出端和第二LVCOMS电路输出端，所述C_PHY信号LP输出电路包括信号驱动器U1和电阻R8，所述电阻R8连接在信号驱动器U1的输出端与C_PHY信号的LP信号输出端之间，所述信号驱动器U1的信号输入端与第一LVCOMS电路输出端连接，所述信号驱动器U1的控制信号输入端与第二LVCOMS电路输出端连接。
较为优选的，还包括C_PHY信号LP输入电路，所述C_PHY信号LP输入电路包括电阻R9，所述FPGA内集成有SSTL电路，所述电阻R9串联于SSTL电路的信号输入端与C_PHY信号的LP信号输出端之间。
较为优选的，所述FPGA的共模电压调整信号输入端包括第三LVCOMS电路输出端和第四LVCOMS电路输出端，所述第三LVCOMS电路输出端通过SCL数据线与DAC转换器连接，所述第四LVCOMS电路输出端通过SDA数据线与DAC转换器连接。
本发明的有益效果：不依赖于第三方C_PHY芯片，采用基于FPGA的双CML电路并联输出，通过FPGA控制开关管的通断，使两个CML电路不出现均截止的情况，通过设置电压调节电路降低电压，使FPGA输出满足C_PHY信号标准。通过连接两个P端并经阻抗匹配电路直接输出HS信号，不经过运放调节，不受运放带宽的限制，传输速率高。设置共模电压调整电路，调整共模电压，使CML信号共模电压更好的，满足C_PHY信号的要求。本装置能基于FPGA实现C_PHY信号输出，其除了比使用SSD2830占用的FPGA管脚数量少，出相同的C_PHY信号，其采用的IO管脚大大减少，并节省了成本。
附图说明
图1为C_PHY信号示意图；
图2为C_PHY信号的差分效果示意图；
图3为C_PHY信号的眼图效果示意图；
图4为CML经典电路示意图；
图5为本发明一种基于SERDES电路产生C_PHY信号的装置电路图；
图中：1—第一控制端，2—第二控制端，3—第一N端，4—第二N端，5—第一P端，6—第二P端，7—第一LVCOMS电路，8—第一电流源，9—第二电流源，10—第二LVCOMS电路，11—第二MOS管，12—第三LVCOMS电路，13—第四LVCOMS电路，A—CML信号生成电路，B—CML N端信号阻抗匹配电路，C—CML P端信号阻抗匹配电路，D—C_PHY信号LP输出电路，E—C_PHY信号LP输入电路，F—共模电压调整电路。
具体实施方式
下面结合附图和实例对本发明作进一步说明，显然所述实例仅仅是本发明的一部分实例，而不是全部实例，所以所述实例不应理解为对本发明的限制。
如图5所示，一种基于SERDES电路产生C_PHY信号的装置包括集成于FPGA内部的第一CML电路和第二CML电路(并联设置的第一CML电路和第二CML电路组成了CML信号生成电路A)第一CML电路和第二CML电路)，所述FPGA具有供第一CML电路输出的第一P端5和第一N端3、供第二CML电路输出的第二P端6和第二N端4、LP信号输出端和共模电压调整信号输入端，所述第一CML电路与第二CML电路并联，所述第一P端5与第二P端6连接作为C_PHY信号的HS信号输出端，FPGA的所述LP信号输出端后串联有C_PHY信号LP输出电路D，所述C_PHY信号LP输出电路D的输出端作为C_PHY信号的LP信号输出端，FPGA的所述共模电压调整信号输入端处连接有共模电压调整电路F，所述共模电压调整电路F的另一端与C_PHY信号的HS信号输出端连接。
第一P端5与第二P端6连接节点与C_PHY信号的HS信号输出端之间串联有CML P端信号阻抗匹配电路C，所述CML P端信号阻抗匹配电路C包括串联连接的电阻R6和电阻R7。
第一N端与第二N端连接，且连接节点通过CML N端信号阻抗匹配电路B接地，所述CML N端信号阻抗匹配电路B包括串联连接的电阻R5和电容C1。
共模电压调整电路F包括DAC转换器、运算放大器U2和电阻R10～R12，所述DAC转换器与电阻R11串联于FPGA的共模电压调整信号输入端与运算放大器U2的反向信号输入端之间，所述电阻R10串联于运算放大器U2的输出端与C_PHY信号的HS信号输出端之间，所述电阻R12串联于运算放大器U2的反向信号输入端与输出端之间，所述运算放大器U2的正向信号输入端接地。
第一CML电路包括并联设置的电阻R6和电阻R7、并联设置的三极管Q1和三极管Q2，所述电阻R6与三极管Q1串联，所述电阻R7与三极管Q2串联，所述电阻R6、电阻R7的另一端与VCC连接，所述三极管Q1和三极管Q2的发射极与第一电流源8连接，所述第一电流源8另一端接地，所述三极管Q1和三极管Q2的基极与FPGA的第一控制端1连接，所述三极管Q1和三极管Q2的集电极共同构成第一CML电路的CML差分信号输出端。
第二CML电路包括并联设置的电阻R8和电阻R9、并联设置的三极管Q3和三极管Q4，所述电阻R8与三极管Q3串联，所述电阻R9与三极管Q4串联，所述电阻R8、电阻R9的另一端与VCC连接，所述三极管Q3和三极管Q4的发射极与第二电流源9连接，所述第二电流源9另一端接地，所述三极管Q3和三极管Q4的基极与FPGA的第二控制端2连接，所述三极管Q3和三极管Q4的集电极共同构成第二CML电路的CML差分信号输出端。
FPGA的所述LP信号输出端包括第一LVCOMS电路7输出端和第二LVCOMS电路10输出端，所述C_PHY信号LP输出电路包括信号驱动器U1和电阻R8，所述电阻R8连接在信号驱动器U1的输出端与C_PHY信号的LP信号输出端之间，所述信号驱动器U1的信号输入端与第一LVCOMS电路7输出端连接，所述信号驱动器U1的控制信号输入端与第二LVCOMS电路10输出端连接。
还包括C_PHY信号LP输入电路E，所述C_PHY信号LP输入电路E包括电阻R9，所述FPGA内集成有SSTL电路11，所述电阻R9串联于SSTL电路11的信号输入端与C_PHY信号的LP信号输出端之间。
所述FPGA的共模电压调整信号输入端包括第三LVCOMS电路12输出端和第四LVCOMS电路13输出端，所述第三LVCOMS电路12输出端通过SCL数据线与DAC转换器连接，所述第四LVCOMS电路13输出端通过SDA数据线与DAC转换器连接。
第一CML电路与第二CML电路并联后，当Q1和Q3分别导通和不导通时，有如下4种组合，I1＝8mA，I2＝16mA，则计算后输出电压(即VI)如下：
Q2 Q4 输出计算 Vout
截止 截止 VCC VCC
导通 截止 VCC-16*25 VCC-400mV
截止 导通 VCC-8*25 VCC-200mV
导通 导通 VCC-24*25 VCC-600mV
通过程序控制，保证Q1和Q3不能同时截止，则剩下如下3种情况：
Q2 Q4 输出计算 Vout
导通 截止 VCC-16*25 VCC-400mV
截止 导通 VCC-8*25 VCC-200mV
导通 导通 VCC-24*25 VCC-600mV
由于CML信号生成电路A输出的信号共模电压不符合C_PHY信号的标准，需要通过共模电压调整电路F对其进行调整。
共模电压调整电路F的功能是：FPGA控制DAC转换器输出一个正压，正压经过运算放大器U2后反向输出负压，正压和负压幅值相等符号相反。CML信号生成电路A、CML P端信号阻抗匹配电路C、共模电压调整电路F组成戴维南电阻网络电路实现Vout的共模电压调节，DAC输出的电压值不同，Vout的共模电压不同。
实际电路可根据需求来设计，如果Vout共模电压不要求可调，可固定输出负压加到R10端。
LP信号由于只有10M左右，第一LVCOMS电路7输出端输出的信号经过带有使能(OE)信号的信号驱动器U1，由于LP信号高电平为1.2V，低电平为零，故信号驱动器U1需要支持1.2V IO电平标准。同时，当LP信号无输出时，需要置高阻状态，故信号驱动器U1需要有使能(OE)信号将buffer信号置高阻。OUT的LP信号通过2K电阻R9输入至FPGA。
以上所述，仅为本发明的具体实施方式，应当指出，任何熟悉本领域的技术人员在本发明所揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (8)

1.一种基于SERDES电路产生C_PHY信号的装置，其特征在于，包括集成于FPGA内部的第一CML电路和第二CML电路，所述FPGA具有供第一CML电路输出的第一P端(5)和第一N端、供第二CML电路输出的第二P端(6)和第二N端、LP信号输出端和共模电压调整信号输入端，所述第一CML电路与第二CML电路并联，所述第一P端(5)与第二P端(6)连接作为C_PHY信号的HS信号输出端，FPGA的所述LP信号输出端后串联有C_PHY信号LP输出电路，所述C_PHY信号LP输出电路的输出端作为C_PHY信号的LP信号输出端，FPGA的所述共模电压调整信号输入端处连接有共模电压调整电路，所述共模电压调整电路的另一端与C_PHY信号的HS信号输出端连接；所述第一P端(5)与第二P端(6)连接节点与C_PHY信号的HS信号输出端之间串联有CML P端信号阻抗匹配电路，所述CML P端信号阻抗匹配电路包括串联连接的电阻R6和电阻R7；
所述FPGA通过控制第一CML电路、第二CML电路内开关管的通断，使第一CML电路、第二CML电路不同时截止。
2.如权利要求1所述基于SERDES电路产生C_PHY信号的装置，其特征在于：所述第一N端与第二N端连接，且连接节点通过CML N端信号阻抗匹配电路接地，所述CML N端信号阻抗匹配电路包括串联连接的电阻R5和电容C1。
3.如权利要求1所述基于SERDES电路产生C_PHY信号的装置，其特征在于：所述共模电压调整电路包括DAC转换器、运算放大器U2和电阻R10～R12，所述DAC转换器与电阻R11串联于FPGA的共模电压调整信号输入端与运算放大器U2的反向信号输入端之间，所述电阻R10串联于运算放大器U2的输出端与C_PHY信号的HS信号输出端之间，所述电阻R12串联于运算放大器U2的反向信号输入端与输出端之间，所述运算放大器U2的正向信号输入端接地。
4.如权利要求1所述基于SERDES电路产生C_PHY信号的装置，其特征在于：所述第一CML电路包括并联设置的电阻R1和电阻R2、并联设置的三极管Q1和三极管Q2，所述电阻R1与三极管Q1串联，所述电阻R2与三极管Q2串联，所述电阻R1、电阻R2的另一端与VCC连接，所述三极管Q1和三极管Q2的发射极与第一电流源(8)连接，所述第一电流源(8)另一端接地，所述三极管Q1和三极管Q2的基极与FPGA的第一控制端(1)连接，所述三极管Q1和三极管Q2的集电极共同构成第一CML电路的CML差分信号输出端。
5.如权利要求1所述基于SERDES电路产生C_PHY信号的装置，其特征在于：所述第二CML电路包括并联设置的电阻R3和电阻R4、并联设置的三极管Q3和三极管Q4，所述电阻R3与三极管Q3串联，所述电阻R4与三极管Q4串联，所述电阻R3、电阻R4的另一端与VCC连接，所述三极管Q3和三极管Q4的发射极与第二电流源(9)连接，所述第二电流源(9)另一端接地，所述三极管Q3和三极管Q4的基极与FPGA的第二控制端(2)连接，所述三极管Q3和三极管Q4的集电极共同构成第二CML电路的CML差分信号输出端。
6.如权利要求1所述基于SERDES电路产生C_PHY信号的装置，其特征在于：FPGA的所述LP信号输出端包括第一LVCOMS电路输出端和第二LVCOMS电路输出端，所述C_PHY信号LP输出电路包括信号驱动器U1和电阻R8，所述电阻R8连接在信号驱动器U1的输出端与C_PHY信号的LP信号输出端之间，所述信号驱动器U1的信号输入端与第一LVCOMS电路输出端连接，所述信号驱动器U1的控制信号输入端与第二LVCOMS电路输出端连接。
7.如权利要求1所述基于SERDES电路产生C_PHY信号的装置，其特征在于：还包括C_PHY信号LP输入电路，所述C_PHY信号LP输入电路包括电阻R9，所述FPGA内集成有SSTL电路，所述电阻R9串联于SSTL电路的信号输入端与C_PHY信号的LP信号输出端之间。
8.如权利要求3所述基于SERDES电路产生C_PHY信号的装置，其特征在于：所述FPGA的共模电压调整信号输入端包括第三LVCOMS电路输出端和第四LVCOMS电路输出端，所述第三LVCOMS电路输出端通过SCL数据线与DAC转换器连接，所述第四LVCOMS电路输出端通过SDA数据线与DAC转换器连接。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102169270A (zh) * 2010-02-25 2011-08-31 三星电子株式会社 光串行化/解串行化装置和方法及其制造方法
CN102290804A (zh) * 2010-06-17 2011-12-21 杭州华三通信技术有限公司 以太网端口电路
CN202906958U (zh) * 2012-07-17 2013-04-24 上海瑶视通讯科技有限公司 基于fpga的以太网组网装置
CN105141877A (zh) * 2015-09-29 2015-12-09 武汉精测电子技术股份有限公司 一种基于可编程器件的信号转换装置
CN106788394A (zh) * 2016-12-05 2017-05-31 清华大学 一种高速电流模逻辑驱动器
JP2017112427A (ja) * 2015-12-14 2017-06-22 シナプティクス・ジャパン合同会社 受信回路、表示ドライバ及び表示装置
WO2018126074A1 (en) * 2016-12-30 2018-07-05 Celularity, Inc. Genetically modified natural killer cells

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102169270A (zh) * 2010-02-25 2011-08-31 三星电子株式会社 光串行化/解串行化装置和方法及其制造方法
CN102290804A (zh) * 2010-06-17 2011-12-21 杭州华三通信技术有限公司 以太网端口电路
CN202906958U (zh) * 2012-07-17 2013-04-24 上海瑶视通讯科技有限公司 基于fpga的以太网组网装置
CN105141877A (zh) * 2015-09-29 2015-12-09 武汉精测电子技术股份有限公司 一种基于可编程器件的信号转换装置
JP2017112427A (ja) * 2015-12-14 2017-06-22 シナプティクス・ジャパン合同会社 受信回路、表示ドライバ及び表示装置
CN106788394A (zh) * 2016-12-05 2017-05-31 清华大学 一种高速电流模逻辑驱动器
WO2018126074A1 (en) * 2016-12-30 2018-07-05 Celularity, Inc. Genetically modified natural killer cells

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
"一种SerDes集成与复用方法";胡孔阳 等;《电脑知识与技术》;20160620;第32-35页 *

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