CN104572563B - 基于ieee 1394接口的物理层电路 - Google Patents

Abstract

本发明适用于IEEE 1394接口领域，提供了一种基于IEEE 1394接口的物理层电路；所述物理层电路包括一个或多个线缆端口，还包括一个或多个接收器、一个或多个发送器、物理层‑链路层接口；所述接收器分别与所述线缆端口和所述物理层‑链路层接口连接，所述发送器分别与所述线缆端口和所述物理层‑链路层接口连接；所述接收器用于：从所述线缆端口接收IEEE 1394b协议的第一数据，向所述物理层‑链路层接口输出所述第一数据；所述发送器用于：接收所述物理层‑链路层接口输出的第二数据，从所述线缆端口发送IEEE 1394b协议的所述第二数据；实现IEEE 1394b协议的高速数据收发。

Description

基于IEEE 1394接口的物理层电路

技术领域

本发明属于IEEE 1394接口领域，尤其涉及一种基于IEEE 1394接口的物理层电路。

背景技术

IEEE 1394总线又称火线，始于上世纪80年代，由苹果公司最先提出；目的是为实时数字数据传输提供一个高速接口，主要应用于各种数字多媒体设备。

IEEE 1394总线是一种兼容国际标准的高速串行总线；随着IEEE 1394总线的不断更新，其支持的串行数据的传输速率从100兆比特每秒到3.2吉比特每秒。因IEEE 1394总线支持的传输速率比MIL-STD-1553B总线高几个数量级，在航空和航天电子系统也在逐步替代MIL-STD-1553B总线。

IEEE 1394总线协议可分为三层：物理层、链路层和事务层。其中，物理层和链路层由硬件实现，事务层由软件实现。

发明内容

本发明的目的在于提供一种基于IEEE 1394接口的物理层电路，为实现IEEE1394b协议的高速数据收发。

第一方面，本发明提供一种基于IEEE 1394接口的物理层电路，包括一个或多个线缆端口；其特征在于，所述物理层电路还包括一个或多个接收器、一个或多个发送器、物理层-链路层接口；所述接收器分别与所述线缆端口和所述物理层-链路层接口连接，所述发送器分别与所述线缆端口和所述物理层-链路层接口连接；

所述接收器用于：从所述线缆端口接收IEEE 1394b协议的第一数据，向所述物理层-链路层接口输出所述第一数据；

所述发送器用于：接收所述物理层-链路层接口输出的第二数据，从所述线缆端口发送IEEE 1394b协议的所述第二数据。

本发明的有益效果：针对IEEE 1394接口构建物理层电路，尤其是构建上述接收器所具有的功能和上述的发送器所具有的功能的物理层电路，以实现IEEE 1394b协议的高速数据收发。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。显而易见，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的基于IEEE 1394接口的物理层电路的结构图；

图2A是基于IEEE 1394a协议的所述物理层-链路层接口的一种连接图；

图2B是基于IEEE 1394b协议的所述物理层-链路层接口的一种连接图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。为了说明本发明所述的技术方案，下面通过具体实施例来进行说明。

本发明实施例所述的IEEE 1394接口，该IEEE 1394接口用于与IEEE 1394总线连接，通过IEEE 1394总线传输数据。采用IEEE 1394a协议时，该IEEE 1394接口支持以100、200或者400兆比特每秒的传输速率向IEEE 1394总线输出数据，同时该IEEE 1394接口支持以100、200或者400兆比特每秒的传输速率从IEEE 1394总线接收数据。采用IEEE 1394b协议时，该IEEE 1394接口支持以100、200、400或者800兆比特每秒的传输速率向IEEE 1394总线输出数据，同时该IEEE 1394接口支持以100、200、400或者800兆比特每秒的传输速率从IEEE 1394总线接收数据。

本发明实施例为实现支持IEEE 1394b协议的数据传输、尤其支持基于IEEE 1394b协议的800兆比特每秒的数据传输，提供了基于IEEE 1394接口的物理层电路。图1示出了本发明实施例提供的基于IEEE 1394接口的物理层电路的组成结构，但图1仅示出了与本发明实施例相关的部分。

参见图1，本发明实施例提供的基于IEEE 1394接口的物理层电路，包括一个或多个线缆端口；所述物理层电路还包括一个或多个接收器、一个或多个发送器、物理层-链路层接口；所述接收器分别与所述线缆端口和所述物理层-链路层接口连接，所述发送器分别与所述线缆端口和所述物理层-链路层接口连接；

所述接收器用于：从所述线缆端口接收IEEE 1394b协议的第一数据，向所述物理层-链路层接口输出所述第一数据；

所述发送器用于：接收所述物理层-链路层接口输出的第二数据，向所述线缆端口发送IEEE 1394b协议的所述第二数据。

在本发明实施例中，对所述接收器的电路结构不做限定，对采用哪些电子器件构成所述接收器也不做限定。类似地，对所述发送器的电路结构不做限定，对采用哪些电子器件构成所述发送器也不做限定。

需说明的是，所述接收器从所述线缆端口接收所述第一数据的速率为：100、200、400或者800兆比特每秒；

所述发送器从所述线缆端口发送所述第二数据的速率为：100、200、400或者800兆比特每秒。

作为本发明实施例一可选方式，所述接收器，所述接收器包括：依次电连接的第一串并转换电路、第一接收同步电路、8B/10B解码器和解扰器。

所述第一串并转换电路用于：对从所述线缆端口接收的第一数据进行串并转换并得到并行的所述第一数据，向所述第一接收同步电路输出并行的所述第一数据；

具体地，所述第一串并转换电路是将线缆端口接收到的串行数据(所述第一数据)转换成10位的并行数据；其中，用于接收所述串行数据的接收时钟由时钟数据恢复电路输出。

所述第一接收同步电路用于：将并行的所述第一数据同步到本地时钟，向所述8B/10B解码器输出同步后的所述第一数据；

具体地，所述第一接收同步电路为由若干寄存器串联组成的电路；通过所述线缆端口从IEEE 1394总线接收第一数据时，采用一个或多个寄存器对第一数据进行多次采样，多次采样之后能够将接收到的第一数据同步到本地时钟。

所述8B/10B解码器用于：对同步后的所述第一数据进行10比特到8比特的解码，向所述解扰器输出解码后的所述第一数据；

具体地，所述8B/10B解码是将输入的10B码组(所述第一数据)分解成4B和6B码组，对它们分别进行判断是否为许用码组，因为它们的许用码组分别只有14个和46个。如果判定4B和6B虽为许用码组，还需得到的10B码组是否为禁用码。如果未出现禁用码错误，则解出相应的3B和5B码组，同时计算它们的RD值，否则输出错误标志。然后得到的8B码组的RD值进一步判断其是否为许用码组，根据判断标志输出正确的8B码(解码后的所述第一数据)。

所述解扰器用于：以与所述第一数据匹配的第一伪随机序列和解码后的所述第一数据进行异或运算，向所述物理层-链路层接口输出异或运算后的所述第一数据。

具体地，所述解扰器执行解扰动作与所述扰码器执行的扰码动作是反过程；执行解扰动作时，将扰码后的数据(异或运算后的所述第一数据)与扰码相同的伪随机序列(第一伪随机序列)异或，便可得到扰码前的数据(异或运算后的所述第一数据，也即另一IEEE1394接口的扰码器采用该第一伪随机序列进行编码之前的第一数据)。

作为本发明实施例一可选方式，所述发送器包括：依次电连接的扰码器、8B/10B编码器、第一并串转换电路。

所述扰码器用于：生成与所述第二数据匹配的第二伪随机序列，以所述第二伪随机序列和所述第二数据进行异或运算，向所述8B/10B编码器输出异或运算后的所述第二数据；

具体地，所述扰码器是数据和控制信号在8B/10B编码之前执行的扰码动作，目的在于：避免产生重复连续的0或1。所述扰码器具体工作流程是：预先确定一个与所述第二数据匹配的第二伪随机序列；然后执行扰码动作：对所述第二伪随机序列和所述第二数据执行异或运算。

举例说明，扰码器预先确定用于产生第二伪随机序列产生的特征多项式：G(X)＝X¹¹+X⁹+1。然后将第二数据与8位的第二伪随机序列执行异或运算：[A',B',C',D',E',F',G',H']＝[A,B,C,D,E,F,G,H]XOR[Scr(K:K+7)]；其中，所述“[A,B,C,D,E,F,G,H]”为8位的第二数据，“[Scr(K:K+7)]”为8位的第二伪随机序列，所述“XOR”为异或运算符，所述“[A',B',C',D',E',F',G',H']”为异或运算后的第二数据。

所述8B/10B编码器用于：对异或运算后的所述第二数据进行8比特到10比特的编码，向所述第一并串转换电路输出编码后的所述第二数据。

在实施方式中，所述第二数据包括请求信号、控制信号和数据；所述扰码器对所述第二数据以第二伪随机序列执行异或运算之后，对异或运算后的所述第二数据执行8比特到10比特的编码，以保证信号在IEEE 1394总线上保持电压平衡(即DC平衡)。

具体地，所述8B/10B编码器是对异或运算后的所述第二数据(包括请求信号、控制信号和数据)进行8B/10B编码。8B/10B编码的目的之一是：保证DC平衡，采用8B/10B编码方式，可使得发送的“0”和“1”的数量基本保持一致，连续的“0”或“1”不超过5个，保证信号的电压平衡。即使链路层发生超时，不致发生电压失调(DC失调)，通过8B/10B编码可保证传输的第二数据在接收端能够被正确复原；除此之外，利用一些特殊代码，可以帮助接收端进行还原工作，并且可以在早期发现数据位传输错误，抑制错误继续发生。8B/10B编码是指在发送端(所述发送器)将输入的8B码组按照编码规则映射成10B码组。8B/10B编码过程是将8B码组(从低位到高位A'B'C'D'E'F'G'H')分解成3B(F'G'H')和5B(A'B'C'D'E'),分别进行3B/4B编码和5B/6B编码，最后组成10B码组(A'B'C'D'E'I'F'G'H'J')。

所述第一并串转换电路用于：对编码后的所述第二数据进行并串转换并得到串行的所述第二数据，向所述线缆端口输出串行的所述第二数据。

具体地，所述第一并串转换电路将物理层和链路层接收到的10位数据(编码后的所述第二数据)转为串行数据(串行的所述第二数据)，将串行的所述第二数据输出至线缆端口。

作为本发明实施例一实施方式，所述物理层-链路层接口还用于：传输链路层向物理层输出的同步时钟，使得所述接收器基于所述同步时钟向所述物理层-链路层接口输出所述第一数据，使得所述发送器基于所述同步时钟接收所述物理层-链路层接口输出的所述第二数据。

具体对于物理层-链路层接口(PHY-Link接口)，在1394a模式时，PHY-Link接口主要依靠CTL[0:1]信号线、D[0:7]数据线、LREQ信号线、LPS信号线、LKON信号线和PCLK信号线来传输物理层和链路层之间的控制信号和数据包，在1394a模式中PHY-Link接口将物理层和链路层连接的方式见图2A。其中，D[0:7]数据线是双向数据线。物理层-链路层接口支持100、200和400兆比特每秒三种传输速率，具体地，100兆比特每秒的传输速率时使用D[0:1]数据线传输数据，200兆比特每秒的传输速率时使用D[0:3]数据线传输数据，400兆比特每秒的传输速率时使用D[0:7]数据线传输数据，未使用数据线进行数据传输时将数据线D[0:7]置为低电平，传输方向由CTL[0:1]控制。

CTL[0:1]信号线是双向控制线。由CTL[0:1]控制的传输方向包括：由链路层向物理层传输、由物理层向链路层输出。

LREQ信号线用于：链路层向给物理层发送访问串行总线的请求，请求至少包括四种类型：总线请求、寄存器读请求、寄存器写请求和加速控制请求。

LPS信号线用于指示链路层的工作状态；LPS信号线处于高电平表示链路层开启，LPS信号线处于低电平表示链路层关闭。

LKON信号线用于指示链路层是否开启；通知链路层加电，链路层检测到LKON_DS2信号后，LPS信号输出为高电平以指示链路层已开启。

PCLK信号线用于传输物理层向链路层提供的时钟，1394a模式中的频率为50兆赫兹(50MHz)。

具体对于物理层-链路层接口(PHY-Link接口)，在1394b模式中，PHY-Link接口主要依靠CTL[0:1]信号线、D[0:7]数据线、LREQ信号线、LPS信号线、LKON_DS2信号线、PMC_LCLK信号线、PCLK信号线和PINT信号线来传输物理层和链路层之间的控制信号和数据包，在1394b模式中PHY-Link接口将物理层和链路层连接的方式见图2B。物理层链路层接口支持100、200、400或者800兆比特每秒四种传输速率，在不同传输速率下间隔不同周期从D[0:7]数据线采集一次数据；100兆比特每秒的传输速率时间隔八个时钟从D[0:7]数据线采集一次数据，200兆比特每秒的传输速率时间隔四个时钟从D[0:7]数据线采集一次数据，400兆比特每秒的传输速率时间隔两个时钟从D[0:7]数据线采集一次数据，800兆比特每秒的传输速率时间隔一个时钟从D[0:7]数据线采集一次数据。与1394a模式下类似地，在1394b模式的传输方向也由CTL[0:1]控制。

值得说明的是，1394b模式下增加了信号PINT信号线和LCLK信号线。

其中，PINT信号线用于物理层向链路层发送串行状态传输和中断信息。

其中，LCLK信号线用于链路层向物理层PHY提供一个时钟信号；链路层从PCLK信号获得PCLK时钟，对该PCLK时钟锁相以生成LCLK时钟(包含于该时钟信号)，所有从链路层到物理层的数据传输都与LCLK时钟同步。

在1394b模式中，通过PCLK信号线向链路层提供一个100兆赫兹(100MHz)的接口时钟。物理层向链路层传输的所有控制信号、数据、物理层中断信号都必须与PCLK信号的上升沿(该接口时钟)同步。

作为本发明实施例一实施方式，所述接收器还用于：从所述线缆端口接收IEEE1394a协议的第三数据，向所述物理层-链路层接口输出所述第三数据；

所述发送器还用于：接收所述物理层-链路层接口输出的第四数据，从所述线缆端口发送IEEE 1394a协议的所述第四数据。

在本实施方式中，对所述接收器的电路结构不做限定，对采用哪些电子器件构成所述接收器也不做限定。类似地，对所述发送器的电路结构不做限定，对采用哪些电子器件构成所述发送器也不做限定。

作为所述发送器的一实施案例，所述发送器包括：不归零编码器和第二并串转换电路；所述不归零编码器和所述第二并串转换电路电连接；

所述不归零编码器用于：对所述第四数据进行不归零编码，向所述第二并串转换电路输出不归零编码后的所述第四数据；

具体地，所述不归零编码器对所述第四数据进行不归零编码，向接收端同时发送载有所述第四数据的数据信号和选通信号，在接收端将数据信号与选通信号进行异或运算以产生接收数据时钟，在接收端基于接收数据时钟对数据信号和选通信号进行正确接收。该不归零编码的优势是：将发送端的时钟信号嵌入数据信号中，使得接收端以时钟信号(该接收数据时钟)采样接收所述第四数据。

所述第二并串转换电路用于：对不归零编码后的所述第四数据进行并串转换并得到串行的所述第四数据，向所述线缆端口输出串行的所述第四数据。

具体地，所述并串转换电路将物理层和链路层接收到的8位数据(不归零编码后的所述第四数据)转为串行数据(串行的所述第四数据)，将串行的所述第四数据输出至线缆端口。

作为接收器的一实施案例，所述接收器包括：第二串并转换电路和第二接收同步电路；所述第二串并转换电路和所述第二接收同步电路电连接。

所述第二串并转换电路用于：对从所述线缆端口接收的第三数据进行串并转换并得到并行的所述第三数据，向所述第二接收同步电路输出并行的所述第三数据；

具体地，所述第二串并转换电路是将线缆端口接收到的串行数据(第三数据)转换成8位并行数据(并行的所述第三数据)，其中用于从线缆端口接收第三数据的接收数据时钟是通过数据信号(载有第三数据)和选通信号异或所得。

所述第二接收同步电路用于：将并行的所述第三数据同步到本地时钟，向所述物理层-链路层接口输出同步后的所述第三数据。

具体地，所述第二接收同步电路由若干寄存器串联组成，通过所述线缆端口从IEEE 1394总线接收第三数据时，采用一个或多个寄存器对第三数据进行多次采样，多次采样之后能够将接收到的第三数据同步到本地时钟。

作为本发明实施例一实施方式，所述基于IEEE 1394接口的物理层电路还包括仲裁/控制状态机逻辑电路；所述仲裁/控制状态机逻辑电路负责判断线缆端口的连接状态，执行系统初始化工作，参与配置进程，实现数据发送与接收仲裁服务。

所述仲裁/控制状态机逻辑电路包括：控制/状态寄存器，端口连接状态机，总线初始化状态机，总线仲裁状态机。所述仲裁/控制状态机逻辑用于：负责判断端口的连接状态，执行系统初始化工作，参与配置进程，实现数据发送与接收时总线仲裁服务，使数据传输符合IEEE 1394b协议。

作为本实施方式一实施案例，对于所述仲裁/控制状态机逻辑电路包括的控制/状态机寄存器，所述控制/状态机寄存器用于：存储链路层对物理层的控制位，存储所述物理层向所述链路层反馈的状态位。

具体地，控制/状态寄存器包括若干个8位寄存器组；寄存器组用于提供链路层对物理层的控制，存储链路层控制物理层时所确定的控制位；寄存器组还用于：向链路层反馈物理层工作状态。作为一具体实施方式，控制/状态寄存器拥有的若干个8位寄存器组分为：8个基本寄存器、三端口每个端口8个端口寄存器、生产厂商表示寄存器和测试寄存器。通过LREQ端口发送写或读寄存器请求，以实现配置或者读取寄存器状态。需说明的是，定义的寄存器需兼容1394协议。

作为本实施方式一实施案例，所述基于IEEE 1394接口的物理层电路还包括：端口连接状态机；所述端口连接状态机用于：存储所述线缆端口的连接状态。

具体地，对于所述仲裁/控制状态机逻辑电路包括的端口连接状态机，所述端口连接状态机用于指示：端口建立连接状态、端口关闭与恢复状态、端口挂起与恢复状态、端口待机与恢复状态。

所述端口建立连接状态是指：端口检测与对端节点端口的连接状态。当线缆差分端口(即线缆端口)连接到1394a-2000节点时，物理层电路的TPBIAS电路能够向IEEE 1394总线提供1.86V的偏置电压。需说明的是，对于每个线缆端口均独立设置有一个TPBIAS电路。当TPBIAS电路为某个线缆端口提供的偏置电压达到了1.86V，表明该线缆端口的线缆连接已经成为活跃状态。

当线缆差分端口(即线缆端口)连接到1394b-2002节点时，在建立链接过程中，物理层电路的TPB(TPB+和TPB-)端口发送脉冲(tones)信号来通知对方端口建立连接，同时使用tones信号的间隔来实现速度握手。

所述线缆端口处于关闭状态时不产生任何信号，也没有能力检测信号。当节点端口处于关闭状态时，与没有上电的物理层没有区别。端口关闭可通过发送远程命令物理包和写寄存器来实现。

所述端口挂起与恢复状态是指：节点中的物理层在软件控制下处于低功耗状态，并可以随时返回到全功率和正常操作状态。挂起和恢复是对线缆端口的操作，同时能引起部分总线处于低功耗状态，从而达到降低功耗的作用。当某个线缆端口被挂起时，将不再能够接受和发送数据包。但是，被挂起的线缆端口可以检测某节点是否处于连接或者断开状态。对线缆端口挂起和恢复的操作需发送远程命令物理包和恢复包来实现。

所述端口待机与恢复状态是指：线缆端口待机发生在只有一个端口的节点连接总线的叶节点。当叶节点进入待机状态时被称为nephew，连接nephew的活跃节点被称为uncle。当发生总线复位时，uncle节点会代替nephew节点发送自标识包。当nephew节点接收到来自自己节点链路层的仲裁请求后，uncle节点接收到远程命令包恢复端口或者网络拓扑结构中有新的节点加入时，nephew节点恢复端口。

作为本实施方式一实施案例，对于所述仲裁/控制状态机逻辑电路包括的总线初始化状态机，用于：在本地总线上自动实现总线配置，不需要主机控制。当有设备接入或移出总线时，都会引起重新的总线配置；上述的总线配置过程包括总线复位、树标识、自标识三个阶段，上述的总线配置过程由状态机实现。

所述总线复位是指：物理层电源状态变化、总线上有节点加入或移出、物理层状态超时、或是接收到某节点发出的总线复位信号时产生的一个总线复位请求。当物理层接收到总线复位请求后，就在端口上发出总线复位信号。总线复位完成后，节点所有拓扑信息被消除。

所述树标识是指：在总线复位后，节点开始树标识过程以标识所有连接节点的拓扑结构及根节点。树标识过程中所有端口被标识为父端口或子端口。子端口为连接根节点较远的节点，而父端口为连接离根节点较近的节点。

所述自标识是指：在自标识进程中，所有节点都被分配地址并通过广播自标识数据包说明自己的功能。在自标识过程中执行以下操作：分配给每个节点物理标识，相邻节点交换传输速度能力信息，广播在树标识过程中定义的拓扑结构。

作为本实施方式一实施案例，对于所述仲裁/控制状态机逻辑电路包括的总线仲裁状态机，所述作为本实施方式一实施案例，该总线仲裁状态机用于：仲裁总线请求，即进行总线仲裁，总线仲裁的方式包括：等时仲裁、异步仲裁、混合仲裁、确认加速仲裁、BOSS仲裁。

所述等时仲裁是指：等时事务紧跟在循环开始包之后，当节点识别到IEEE1394总线闲置时，等时仲裁开始。仲裁之后，取得总线使用权的节点开始传输数据包，完成之后，总线恢复闲置状态。两个相邻等时包之间需要有一段时间间隔，这段闲置时间叫做等时间隔。其它要启动等时事务的节点，在检测到等时间隔后，才能将再次启动仲裁。每一个等时通道都要求一定数量的总线带宽，这个带宽是预先从等时资源管理节点获得的。带宽是按125us间隔比例进行分配的。一旦每个等时节点完成传输，在没有异步事务等待情况下，这125us中余下的时间将不再被使用。总线拓扑结构中的根节点负责循环控制作用，以大约125us的间隔发送循环开始包。循环开始包具有比其它待发的异步事务更高的优先级，这样就保证了等时事务的正常开始。

所述异步仲裁是指：当IEEE 1394总线只执行异步传输时，采用公平仲裁的方式保证所有节点都能公平获得总线授权，不需要事先为其分配总线带宽。公平仲裁是基于公平间隔的概念来实现的。所谓公平间隔，是指申请异步仲裁的所有节点完成一次异步数据传输所需的时间。公平间隔规定了所有节点在一个时间段内都能及时获得总线授权的一种方案。每个节点的物理层都有一个总线仲裁使能位，当总线复位时，所有使能位都置为有效，所有节点都能向根节点发送总线仲裁请求。一旦一个节点获得总线授权后，其总线仲裁使能位将置为无效，在此公平间隔内不再允许发起仲裁请求，从而保证其他节点在此公平间隔的剩余时间内也能获得总线授权，达到各节点对总线的公平访问。直到所有节点的仲裁请求处理完毕，所有节点都不再允许发起仲裁请求，总线即处于闲置状态。等到仲裁复位间隙后，所有节点的总线仲裁使能位又都置为有效，允许再次申请总线，新一轮总线仲裁开始。

所述混合仲裁是指：在一个同时拥有等时和异步事务的IEEE 1394上经常出现等时和异步混合仲裁的情况。每125us的循环间隔中，最多80％的时间可用于执行等时事务。当节点检测到等时间隔时，等时事务开始；当节点检测到子务间隔时，等时事务结束，异步事务随之开始。执行完等时事务后剩余的带宽将被分配给异步事务。执行完异步事务后，该段循环间隔时间(125us)若还有剩余，将不再被使用。因为子务间隔比等时间隔长的多，只有当等时传输完成之后才可能出现子务间隔。所以在一个循环间隔中，所有等时事务将被优先执行。

所述确认加速仲裁是指：确认包后紧跟数据包的一种加速传输方式。在正常的仲裁间隔期间，网络节点必需在请求使用总线之前等待操作间隔。也就是说，在检测到数据包的末端后，如果总线的闲置时间足够长，节点就知道仲裁可以开始。但是，一个智能的节点(一个可以执行确认加速仲裁的节点)能够连接自身的操作和反馈的确认数据包，而不需要为占有总线提出仲裁。这样的传输消除了正常的操作间隔。否则，必须在这一间隔之后，节点才能仲裁总线。

所谓电传仲裁是指：在仲裁期间，消除延时的另一种技术。当一个事务被执行时，多端口节点将数据转发到其他端口。如果正在传输的数据包没有要求从目标节点返回确认包，中转节点就能把它的数据包附加到目前数据包的末端。也就是说，中转节点不再仅是简单地中转数据末端信号来指明目前数据包的末端，还可以用它自身的数据包头代替当前数据包的末端，这项技术被称为电传仲裁。这项功能消除了总线仲裁的需要和间隔时间延时。

所述BOSS仲裁是指：IEEE 1394b协议引进了全双工通信机制，数据包发送请求可与数据包传输同时进行，提高了总线利用率。在一次子务中，最后发送数据包的节点成为BOSS，负责下次的仲裁任务。等时请求和异步请求都可以各自排队，等待在随后的等时间隔或公平间隔期间完成响应服务。这种新的仲裁方式消除了数据传输时总线上的空闲间隙。

作为本发明实施例一实施方式，所述基于IEEE 1394接口的物理层电路还包括线缆端口，该线缆端口包括：发射机、接收机、速度比较器、仲裁比较器。

所述发射机的主要功能是将发送串行数据由逻辑电平变为差分信号，有两种工作模式，1394a模式和1394b模式。1394a模式数据传输速率为100、200、400兆比特每秒，差分摆幅最小172-265毫伏，共模电压最小1.665-2.015伏。1394b模式数据传输速率为400、800兆比特每秒，差分摆幅最小400-800毫伏(mV)。1394b模式接收端不对共模电压做要求。

所述接收机用来接收差分信号，将差分信号转换成数字逻辑电平，该芯片有两种类型的接收机，分别接收1394a模式下的差分信号，接收信号摆幅为118-260毫伏(mV),速度为100、200、400兆比特每秒；1394b模式下的差分信号,接收信号摆幅为200-800毫伏(mV)，速度为400、800兆比特每秒。

所述速度比较器用于比较1394a模式的三种传输速率，分别是100兆比特每秒(100Mbps)、200兆比特每秒(200Mbps)、400兆比特每秒(400Mbps)。图1中，当TPB(TPB+和TPB-)的下拉电流源不下拉电流时，芯片按100Mbps的速率进行通信；当TPB(TPB+和TPB-)的下拉电流源下拉3.5毫安(mA)的电流时，芯片按200Mbps的速率进行通信；当TPB(TPB+和TPB-)的下拉电流为10mA时，芯片按400Mbps的速率进行通信。

TPA(TPA+和TPA-)中的TPBIAS模块即图1中的电压源向差分对提供1.86V的共模偏置电压。当以100Mbps的速率进行通信时，TPB(TPB+和TPB-)中的电流源不下拉电流，速度信号共模输出电压：1.86-56*0＝1.86V。当以200Mbps的速率进行通信时，TPB(TPB+和TPB-)中的电流源下拉电流约为3.5mA,速度信号共模输出电压：1.86-55*0.0035＝1.667V。当以400Mbps的速率进行通信时，TPB(TPB+和TPB-)中的电流源下拉电流约为10mA,速度信号共模输出电压：1.86-55*0.01＝1.31V。接收数据前，速度比较器将接收到的速度信号和电压基准进行对比，判断传输数据速度等级后，通知接收器，接收器已相应速率接收数据。

作为本发明实施例一实施方式，所述基于IEEE 1394接口的物理层电路还包括锁相环，该锁相环集成了两个锁相回路(Phase Locked Loop，PLL)，主要功能是给接收器和发送器提供采样时钟。这两个PLL是类似的，均可以提供200MHz/250MHz/400MHz/500MHz的时钟输出；作为实现PLL的一具体方式，该PLL由压控振荡器(VCO)、压控电压产生电路、电荷泵、输出整形缓冲、鉴频鉴相器、分频器、环路快锁电路、锁定检测电路组成。

其中，所述VCO是锁相环中比较重要的模块，由4个差分反相放大器级联构成。其中每级反相相接，以形成负反馈，因中间级需要驱动一个输出放大电路，造成级与级之间电容负载不平衡，因此电路设计的时候会在各级输出添加缓冲器(buffer)，以保证负载平衡。

其中，所述辅助锁定模块和所述锁定检测模块，环路电容较大，在上电初期，PLL内电荷泵(charge pump)需要长时间向输出电容充电将环路调谐电压拉至1V左右，为防止PLL锁定时间过长，SM81BA3PLL使用专有的快速锁定电路来辅助环路。

作为本发明实施例一实施方式，所述基于IEEE 1394接口的物理层电路还包括线缆偏置电压产生电路，用于输出TPBIAS信号以为线缆提供1.86V的偏置电压。举例说明，物理层电路含有三个独立的TPBIAS电路(分别对应三个线缆端口)，对应输出TPBIAS1、TPBIAS2和TPBIAS3这三个信号；当TPBIAS电路为某个线缆端口提供的偏置电压达到1.86V时，表明该线缆端口的线缆连接已经成为活跃状态。

作为本发明实施例一实施方式，所述基于IEEE 1394接口的物理层电路还包括时钟数据恢复电路。所述时钟与数据恢复电路为线缆端口接收数据时，保证时钟采样数据永远在中间点，保证数据被正确采样。时钟数据恢复电路主要由边沿检测器、鉴相器、数字环路滤波器和数字震荡器组成；其中与一般锁相环相比，其鉴相器是一个超前滞后鉴相器，在此鉴相电路中加入了上-下(up-down)计数器模块，并且在数控振荡器中加入时钟调整模块。

时钟数据恢复电路的基本原理为：鉴相器通过对边沿检测器输出的参考信号和时钟调整模块反馈回来的信号作判断，根据两者的相位差产生一个与本地高频时钟周期相等的超前或滞后判断信号，一般判断参考信号的上升沿领先反馈信号的上升沿为超前信号，反之判断为滞后信号。鉴相器的输出信号通过环路中的滤波器后，数字环路滤波器将鉴相器输出的相位转化为一定脉冲的控制信号，此控制信号对数字环路滤波器中数字脉冲进行加减操作，已达到调整数控振荡器控制电压的大小，从而可以调整改变数控振荡器的输出震荡频率，最终使参考信号与反馈信号的频率一致，并且保证两者间的相位差为零，实现反馈信号与参考信号的同步，使之能从信号中提时钟，并且中能将提取的时钟信号和恢复的数据输出。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下做出若干等同替代或明显变型，而且性能或用途相同，都应当视为属于本发明由所提交的权利要求书确定的专利保护范围。

Claims (10)

1.一种基于IEEE 1394接口的物理层电路，包括一个或多个线缆端口；其特征在于，所述物理层电路还包括一个或多个接收器、一个或多个发送器、物理层-链路层接口；所述接收器分别与所述线缆端口和所述物理层-链路层接口连接，所述发送器分别与所述线缆端口和所述物理层-链路层接口连接；

所述接收器用于：从所述线缆端口接收IEEE 1394b协议的第一数据，向所述物理层-链路层接口输出所述第一数据；

所述发送器用于：接收所述物理层-链路层接口输出的第二数据，从所述线缆端口发送IEEE 1394b协议的所述第二数据；

其中，所述物理层电路还包括时钟数据恢复电路，所述时钟数据恢复电路用于：当线缆端口接收数据时，对时钟数据进行采样；

所述时钟数据恢复电路包括边沿检测器、鉴相器、数字环路滤波器以及数字震荡器，所述鉴相器通过对所述边沿检测器输出的参考信号和时钟调整模块输出的反馈信号作出判断，以及所述数字环路滤波器将所述鉴相器输出的相位转化为预设脉冲的控制信号，并通过所述控制信号调整改变数控振荡器的输出震荡频率，以使所述参考信号与所述反馈信号的频率一致。

2.如权利要求1所述的基于IEEE 1394接口的物理层电路，其特征在于，所述发送器包括：依次电连接的扰码器、8B/10B编码器和第一并串转换电路；

所述扰码器用于：生成与所述第二数据匹配的第二伪随机序列，以所述第二伪随机序列和所述第二数据进行异或运算，向所述8B/10B编码器输出异或运算后的所述第二数据；

所述8B/10B编码器用于：对异或运算后的所述第二数据进行8比特到10比特的编码，向所述第一并串转换电路输出编码后的所述第二数据；

所述第一并串转换电路用于：对编码后的所述第二数据进行并串转换并得到串行的所述第二数据，向所述线缆端口输出串行的所述第二数据。

3.如权利要求1所述的基于IEEE 1394接口的物理层电路，其特征在于，

所述接收器包括：依次电连接的第一串并转换电路、第一接收同步电路、8B/10B解码器和解扰器；

所述第一串并转换电路用于：对从所述线缆端口接收的第一数据进行串并转换并得到并行的所述第一数据，向所述第一接收同步电路输出并行的所述第一数据；

所述第一接收同步电路用于：将并行的所述第一数据同步到本地时钟，向所述8B/10B解码器输出同步后的所述第一数据；

所述8B/10B解码器用于：对同步后的所述第一数据进行10比特到8比特的解码，向所述解扰器输出解码后的所述第一数据；

所述解扰器用于：以与所述第一数据匹配的第一伪随机序列和解码后的所述第一数据进行异或运算，向所述物理层-链路层接口输出异或运算后的所述第一数据。

4.如权利要求1所述的基于IEEE 1394接口的物理层电路，其特征在于，

所述接收器还用于：从所述线缆端口接收IEEE 1394a协议的第三数据，向所述物理层-链路层接口输出所述第三数据；

所述发送器还用于：接收所述物理层-链路层接口输出的第四数据，从所述线缆端口发送IEEE 1394a协议的所述第四数据。

5.如权利要求4所述的基于IEEE 1394接口的物理层电路，其特征在于，

所述发送器还包括：不归零编码器和第二并串转换电路；所述不归零编码器和所述第二并串转换电路电连接；

所述不归零编码器用于：对所述第四数据进行不归零编码，向所述第二并串转换电路输出不归零编码后的所述第四数据；

所述第二并串转换电路用于：对不归零编码后的所述第四数据进行并串转换并得到串行的所述第四数据，向所述线缆端口输出串行的所述第四数据。

6.如权利要求4所述的基于IEEE 1394接口的物理层电路，其特征在于，

所述接收器还包括：第二串并转换电路和第二接收同步电路；所述第二串并转换电路和所述第二接收同步电路电连接；

所述第二串并转换电路用于：对从所述线缆端口接收的第三数据进行串并转换并得到并行的所述第三数据，向所述第二接收同步电路输出并行的所述第三数据；

所述第二接收同步电路用于：将并行的所述第三数据同步到本地时钟，向所述物理层-链路层接口输出同步后的所述第三数据。

7.如权利要求1所述的基于IEEE 1394接口的物理层电路，其特征在于，

所述物理层-链路层接口还用于：传输链路层向物理层输出的同步时钟，使得所述接收器基于所述同步时钟向所述物理层-链路层接口输出所述第一数据，使得所述发送器基于所述同步时钟接收所述物理层-链路层接口输出的所述第二数据。

8.如权利要求1所述的基于IEEE 1394接口的物理层电路，其特征在于，所述基于IEEE1394接口的物理层电路还包括控制/状态机寄存器；

所述控制/状态机寄存器用于：存储链路层对物理层的控制位，存储所述物理层向所述链路层反馈的状态位。

9.如权利要求8所述的基于IEEE 1394接口的物理层电路，其特征在于，所述基于IEEE1394接口的物理层电路还包括：端口连接状态机；

所述端口连接状态机用于：存储所述线缆端口的连接状态。

10.如权利要求1至9任一项所述的基于IEEE 1394接口的物理层电路，其特征在于，所述接收器从所述线缆端口接收所述第一数据的速率为：100、200、400或者800兆比特每秒；

所述发送器从所述线缆端口发送所述第二数据的速率为：100、200、400或者800兆比特每秒。