MX2008015612A - Circuito multiplexor de señal de reloj libre de interferencia y metodo para la operacion del mismo. - Google Patents

Abstract

Técnicas para el diseño y uso de un procesador de señal digital, incluyendo (pero no limitado a) para el procesamiento de transmisiones en un sistema de comunicaciones (por ejemplo, CDMA); ocurre una interferencia reducida en la conmutación de una primera entrada de reloj a una segunda entrada de reloj que impulsa un multiplexor de reloj; el multiplexor de reloj recibe una primera entrada de reloj y proporciona una salida de reloj y determina un bajo nivel de salida de fase en la salida de reloj en respuesta a un bajo nivel de entrada de fase en la primera salida de reloj; durante un periodo limitado de tiempo, un bajo nivel de salida de fase es forzado sin considerar el nivel de fase de la primera señal de entrada de reloj; el multiplexor de reloj recibe una segunda entrada de reloj y determina un bajo nivel de entrada de fase en la segunda señal de entrada de reloj; la conmutación para el aprovisionamiento de la salida de reloj en respuesta a la segunda entrada de reloj ocurre durante el bajo nivel de entrada de fase en la segunda señal de entrada de reloj; después, la salida del multiplexor de reloj sigue el nivel de fase de la segunda señal de reloj.

Description

CIRCUITO MULTIPLEXOR DE SEÑAL DE RELOJ LIBRE DE INTERFERENCIA Y METODO PARA LA OPERACION DEL MISMO CAMPO DE LA INVENCION La materia sujeto divulgada se refiere a circuiteria digital, tal como circuiteria digital para procesamiento de señales digitales, comunicaciones inalámbricas y otras aplicaciones. De manera más particular, esta descripción se refiere a un circuito multiplexor de señal de reloj libre de interferencia novedoso y mejorado tal como puede resultar útil para muchos tipos de circuitos digitales.

ANTECEDENTES DE LA INVENCION El uso de técnicas de acceso múltiple por división de código (CDMA) en un sistema de comunicación de acceso múltiple se describe en la patente EUA No. 4,901,307, titulada "SISTEMA DE COMUNICACION DE ACCESO MULTIPLE DE ESPECTRO ENSANCHADO UTILIZANDO REPETIDORAS SATELITALES O TERRESTRES", y la Patente EUA No. 5,103,459, titulada "SISTEMA Y METODO PARA GENERAR FORMAS DE ONDA EN UN SISTEMA DE TELE-TELEFONO CELULAR CDMA", ambas cedidas al cesionario de la materia sujeto reclamada. Un sistema CDMA por lo regular está diseñado para que se adapte a uno o más estándares. Uno de dichos i estándares es ofrecido por un consorcio denominado "Proyecto de Sociedad de 3a Generación" (3GPP) y que se incorpora en un conjunto de documentos incluyendo los Documentos No. 3G TS 25.211, 3G TS 25.212, 3G TS 25.213 y 3G TS 25.214, los cuales están fácilmente disponibles al público. El estándar 3GPP en lo sucesivo se denominará como el Estándar W-CDMA. En una mejora adicional, la tecnología de banda ancha W-CDMA, un tipo particular de conjunto de chips para equipos WCDMA se conoce como la línea de conjuntos de chip Mobile Station Modem™ (MSM chipset™) . La línea de conjuntos de chip MSM chipset es ofrecida por el presente cesionario de la materia sujeto divulgada y, por lo menos, algunos de los conjuntos de chip utilizan tecnología CMOS 65 nm y se conectan en interfaz con dispositivos de receptor de banda múltiple y tranceptor de chip sencillo CMOS RF, para proporcionar mayor eficiencia en costo. La línea de conjuntos de chip MSM chipset, por ejemplo soportan redes EDGE, GPRS y GSM, y proporcionan capacidades multimedia integradas en cámaras y procesamiento de imágenes, video en corriente, reproducción, telefonía de video y grabación; corriente y reproducción de codees de audio popular tales como MP3, AAC/aacPlus™ y aacPlus mejorado; conectividad Bluetooth®; gráficos 2D/3D; así como administración de derechos digitales que cumplen con OMA 2.0 (DRM). Además, algunos conjuntos de chip MSM proporcionan interoperabilidad entre soluciones Radio-on-Chip for obile™ (ROCm) de chip sencillo, proporcionándoles la capacidad para soportar tecnología LAN inalámbrica (WLAN) 802. llg y 802. lla/g. Los conjuntos de chip MSM y conjuntos de chip similares con frecuencia utilizan múltiples relojes que alimentan múltiples subsistemas. Estos relojes generalmente son asincronos entre sí, debido a que para operar de manera apropiada, los diversos subsistemas requieren diferentes relojes a diferentes horas. Con una cantidad cada vez mayor de relojes multifrecuencia utilizados en éstos y en conjuntos de chip similares, en especial en el campo de las comunicaciones, con frecuencia es necesario conmutar la fuente de una línea de reloj, mientras el chip está corriendo. Generalmente, esto se ejecuta mediante la multiplexión de dos o más fuentes de reloj de frecuencia diferente en hardware y controlando la línea de selección del multiplexor a través de lógica interna. Las dos frecuencias de reloj podrían estar totalmente fuera de relación entre sí, o podrían ser múltiplos una de otra. En cualquier caso, existe la oportunidad de generar una interferencia indeseable en la línea de reloj al momento de la conmutación. Una interferencia en la línea de reloj es peligrosa para todo el sistema, ya que se podría interpretar como un borde de reloj de captura por algunos registradores mientras otros la pierden o proporcionan muy poco tiempo para que finalicen los cálculos en programas. Un enfoque para corregir este problema es proporcionar un circuito para seleccionar y conmutar de una a otra de una pluralidad de fuentes de reloj que tienen diferentes frecuencias sin generar impulsos retrasados, interferencias eléctricas, condiciones meta-estables, u otras anomalías que se describe en la Patente EUA No. 4,853,653. En dicha solución, se proporciona un selector de reloj de entrada múltiple para conmutar de manera asincrona de uno a otro de una pluralidad de osciladores que generan señales de reloj que tienen diferentes frecuencias. El selector de reloj tiene una pluralidad de secciones correspondientes a la pluralidad de osciladores. Cada selección del selector de reloj comprende una puerta AND inicial, un par de circuitos biestables, y una puerta AND final, todos estos conectados en serie. La señal de oscilador para cada sección es aplicada a la puerta AND final y a los circuitos biestables como una entrada de reloj . Una señal invertida proveniente del segundo circuito biestable de cada sección es alimentada como una entrada a las puertas AND iniciales de todas las otras secciones. Una señal de selección de oscilador también es proporcionada como una entrada a la puerta AND inicial de cada sección. Las salidas de todas las puertas AND finales pasan a través de una puerta OR que proporciona la salida de reloj seleccionada. El selector de reloj conmuta entre osciladores conforme a lo determinado por las señales seleccionadas sin producir impulsos retrasados, condiciones meta-estables, u otras señales anómalas. Sin embargo, esta solución requiere que las lineas de selección permanezcan estables hasta que se complete la operación de conmutación, de otra forma, el circuito puede producir interferencias. Otro enfoque utiliza un "multiplexor de conmutación de fase". El multiplexor de conmutación de fase, infortunadamente, demuestra el comportamiento indeseable de comprimir algunas fases de reloj . Esto también está sujeto a meta-estabilidad. La meta-estabilidad existe cuando el nodo de almacenamiento de un elemento en secuencia pasa de un estado entre un "uno" ideal a un "cero" ideal. Un estado meta-estable puede ser interpretado de manera diferente por el multiplexor de reloj y la retroalimentación habilitada del otro circuito biestable. Por lo tanto, se requiere que bordes de captura de ambos circuitos biestables y el borde de lanzamiento de la señal SELECCIONAR estuviesen separados uno de otro para evitar cualquier conexión en interfaz asincrona . Por consiguiente, existe la necesidad de una solución al problema de la conmutación entre relojes en una manera libre de compresión de fase y libre de interferencia . Existe la necesidad de un tiempo de conmutación rápido y simplicidad en los circuitos de conmutación de reloj que puedan ser utilizados para conjuntos de chip del sistema móvil y aplicaciones similares. Además existe la necesidad de un circuito de conmutación de señal de reloj que proporcione una baja probabilidad de meta-estabilidad u otras anomalías durante el proceso de conmutación.

SUMARIO DE LA INVENCION Se describen técnicas para proporcionar un circuito multiplexor de señal de reloj libre de interferencia novedoso y mejorado, dichas técnicas mejoran la operación de un conjunto de chips de procesamiento de señal digital para aplicaciones de software cada vez más potentes incluyendo aplicaciones que operan en computadoras personales, asistentes digitales personales, equipos inalámbricos, y dispositivos electrónicos similares, de igual forma incrementan la velocidad de procesamiento digital asociado, el uso de energía y la calidad del servicio. De acuerdo con un aspecto de la materia sujeto divulgada, se proporciona un método y sistema que evitan interferencias en la conmutación de señal de reloj de una primera entrada de reloj que impulsa un circuito multiplexor de reloj a una segunda entrada de reloj que impulsa el multiplexor de reloj . El método y sistema proporcionan la recepción de una primera señal de entrada de reloj en un circuito multiplexor de reloj y proporcionan una salida de señal de reloj desde el circuito multiplexor de reloj en respuesta a que el circuito multiplexor de reloj recibe la primera señal de entrada de reloj. La materia sujeto divulgada determina un bajo nivel de salida de fase en la salida de señal de reloj en respuesta a un bajo nivel de entrada de fase en la primera salida de señal de reloj y forza, durante un periodo de tiempo limitado, a que el circuito multiplexor de reloj mantenga el bajo nivel de salida de fase sin considerar el nivel de fase de la primera señal de entrada de reloj . El circuito multiplexor de reloj también recibe una segunda señal de entrada de reloj y determina la presencia de un bajo nivel de entrada de fase en la segunda señal de entrada de reloj . La conmutación de proporcionar la salida de señal de reloj en respuesta a la primera señal de entrada de reloj a proporcionar la salida de señal de reloj en respuesta a la segunda señal de entrada de reloj ocurre mientras se mantiene el bajo nivel de salida de fase y durante el bajo nivel de entrada de fase en la segunda señal de entrada de reloj. Entonces, el método y sistema permiten la salida del circuito multiplexor de reloj para seguir el nivel de fase de la segunda entrada de señal de reloj después del paso de conmutación. Éstas y otras ventajas de la materia sujeto divulgada, asi como características novedosas adicionales, serán aparentes a partir de la presente descripción detallada. El propósito de este sumario no es ser una descripción comprensiva de la materia sujeto divulgada, sino mas bien proporcionar una perspectiva general corta de parte de la funcionalidad de la materia sujeto. Otros sistemas, métodos, características y ventajas aquí proporcionadas serán aparentes para aquellos expertos en la técnica al momento de examinar las siguientes figuras y la descripción detallada. Se pretende que todos esos sistemas adicionales, métodos, características y ventajas se incluyan dentro de esta descripción, pero dentro del alcance de las reivindicaciones anexas.

BREVE DESCRIPCION DE LAS FIGURAS Las características, naturaleza y ventaja de la materia sujeto divulgada, serán más aparentes a partir de la siguiente descripción detallada cuando se tome en conjunto con las figuras en donde caracteres de referencia similares se identifican de manera correspondiente a través del documento y en donde: La figura 1 es un diagrama en bloques simplificado de un sistema de módem de estación móvil que puede ejecutar la materia sujeto divulgada; La figura 2 demuestra el concepto de interferencia de circuito de reloj conforme a lo tratado por la materia sujeto divulgada; La figura 3 ilustra aspectos de una línea de conducto de control de reloj relevante para la presente descripción; y La figura 4 ilustra aspectos de una trayectoria de fase según es apropiado para la presente descripción; Las figuras 5 y 6 muestran un circuito de conmutación de reloj que incorpora aspectos de la materia sujeto divulgada; La figura 7 proporciona un diagrama de flujo funcional que muestra pasos específicos de la presente descripción; y La figura 8 es un diagrama de flujo para los aspectos de corrección de meta-estabilidad de la materia sujeto divulgada.

DESCRIPCION DETALLADA DE LAS MODALIDADES ESPECIFICAS La materia sujeto divulgada para un circuito multiplexor de señal de reloj libre de interferencia novedoso y mejorado puede encontrar uso para aplicaciones de procesamiento de señal de cualquier tipo para las cuales los beneficios aquí presentados pueden ser convenientes. Una aplicación de este tipo aparece en telecomunicaciones, y en particular, en equipos inalámbricos que emplean uno o más circuitos de procesamiento de señal digital. La figura 1 es un diagrama en bloques simplificado de un conjunto de chips de módem de estación móvil (MSM) 10 que puede ejecutar la materia sujeto divulgada. Sin embargo, se debe entender que la materia sujeto presentemente divulgada se puede aplicar a muchos tipos diferentes de conjuntos de chips que operan en muchos ambientes diferentes. La presentación aquí hecha, por lo tanto, proporciona una demostración de uno de dichos usos. En particular, la figura 1 muestra un conjunto de chips MSM 10 en donde la materia sujeto actualmente divulgada puede encontrar una aplicación conveniente. El conjunto de chips MSM 10 incluye aplicaciones de conectividad 12, tal como una interfaz de teclado 14, aplicación SD/SDIO 16, conexión USB OTG 18, y dispositivos de recepción y transmisión asincronos universales (UART) tal como UART1 20, UART2/módem de interfaz de unidad de recepción (Rü IM1) 22, y UART3/RU IM2) 24. La entrada de video al conjunto de chips S 10 puede venir a través de una entrada de cámara CMOS CCD 26 a circuiteria de procesamiento de cámara 28 y cliente MODI 30, mientras que las interfaces de audio incluyen un altavoz manual 32, auricular estéreo 34, micrófono 36, y entrada de estéreo 38 para conexión de interfaz de circuiteria de audio 40. La circuiteria de audio 40 puede tener la capacidad para soportar aplicaciones tales como funciones MP3, AAC/aacPlus, aplicaciones EVRC, QCELP, EVRC, QCELP, AMR, CMX y MIDI. En el conjunto de chips MSM 10 que se muestra como ejemplo en la figura 1, enlaces de memoria dual 42 conectan en interfaz diversos circuitos de memoria y circuitos funcionales relacionados. Éstos pueden incluir EB1 44 para conexión de interfaz de dispositivos de memoria, tales como SDRAM 46, SRAM en ráfaga P 48 y ÑOR en ráfaga 50, y EB2 52 para conexión en interfaz de LCD 54, NAND 56, y otros dispositivos 58. También, el Huésped MDDI (interfaz digital de pantalla móvil) 60 puede proporcionar una interfaz con LCD 54. El conjunto de chips MSM 10 también puede incluir circuiteria de gráficos 62 para soportar funciones de OpenGL® ES, 3D y 2D asi como circuiteria de video 64 para soportar funciones MPEG-4, H.263 y H.264. Además, funciones de procesamiento, tales como aquellas del procesador CDMA 66, procesador GSM/GPRS 68, procesador gpsOne 70, y procesador BT 1.2 72 se pueden incluir en el conjunto de chips MSM 10. Al proporcionar procesos de conversión de señal y similares, el conjunto de chips MSM 10 puede incluir una interfaz de enlace serial (SBI) 74, convertidor de recepción A/D (Rx ADC) 76, y convertidor de transmisión D/A (Tx DAC) 78. El conjunto de chips MSM 10 además puede incluir diversos procesadores de conjuntos de chips, tal como el procesador QDSP 4000 de Qualcomm Inc. 80, el procesador ARM 926EJS 82 de Arm, Inc., y el Módem QDSP 4000 86 de Qualcomm, Inc., asi como uno o más circuitos de bucle de enganche de fase (PLL) 86. Los PLL 86 ayudan en la generación de una señal de reloj . Esencialmente, cualquier porción del conjunto de chips MSM 10 que necesite una señal de reloj para operación de circuito digital se puede basar en los PLL 86 para dichas señales de reloj. Además, puede haber muchos PLL 86, por ejemplo, seis o más, que operen en diferentes modalidades del conjunto de chips MSM 10.

En ocasiones es posible tener un PLL 86 que proporcione un reloj a dos o más porciones del conjunto de chips MSM 10. Esto es conveniente desde un punto de vista de uso de potencia, ya que el mismo PLL 86 puede proporcionar una señal de reloj a dos o más porciones del conjunto de chips MSM 10, por ejemplo, al procesador CDMA 66, procesador GSM/GPRS 68, y procesador gpsOne 70. Con los PLL 86 proporcionando relojes de múltiple frecuencia a los diversos componentes del conjunto de chips MSM 10, con frecuencia es necesario conmutar la fuente de una linea de reloj mientras se está corriendo el componente respectivo. El control de cuál PLL 86 puede proporcionar la señal de reloj deseada es el enfoque de la presente descripción, con una modalidad que aparece a continuación en las figuras 5 a 8. La materia sujeto divulgada proporciona la multiplexión de dos fuentes de reloj de frecuencia diferente en hardware y el control de la linea de selección del multiplexor a través de lógica interna. Las dos frecuencias de reloj podrían estar totalmente no relacionadas entre sí, pudieran tener cierta relación arbitraria entre sí, o pudieran ser múltiplos una de otra. En cualquier caso, la presente descripción evita la generación de una interferencia en la línea de reloj al momento de la conmutación. Una interferencia en la línea de reloj es peligrosa para todo el conjunto de chips SM 10, ya que podría ser interpretada como un borde de reloj de captura por algunos registradores mientras que otros la omiten o podría proporcionar muy poco tiempo para que finalicen los cálculos en los programas. La figura 2 ilustra de manera más específica lo que aquí se entenderá como "interferencia" dentro de un circuito de reloj . La señal clk 90 muestra la presencia de interferencia 106 en la conmutación de la señal clka 92 a la señal clkb 94. Un multiplexor de señal de reloj puede responder a una señal de selección (en el momento indicado por la línea 96) para la conmutación de la señal clka a la señal clkb 94 menos de una duración de fase clka completa 98 después del borde de subida clka 100 y antes del borde de bajada clkb 102 de la duración de fase clkb 104. En dicho caso, la señal clk 90 demuestra una interferencia 106 en donde la fase alta del reloj de salida está comprimida. Dicha condición, por ejemplo, puede afectar de manera adversa toda la operación del conjunto de chips MSM 10. En contrate, se tiene un multiplexor diseñado específicamente para multiplexar señales de reloj . Las líneas de selección se dejan conmutar de manera asincrona. El circuito de reloj asegura que el reloj de salida 90 nunca produzca interferencia (es decir, su fase alta o baja no se comprime) . La materia sujeto divulgada proporciona dicho circuito de conmutación de reloj . Las violaciones de tiempo de espera y configuración pueden conducir a una meta-estabilidad, la cual puede existir por una cantidad de tiempo indeterminada. Por lo tanto, teóricamente, el tiempo requerido para resolver el estado del lanzamiento puede ser infinito. Siempre habrá puntos en el dominio continuo que sean equidistantes (o que casi lo sean) de los puntos del dominio discreto, haciendo que la decisión respecto a cuál punto discreto seleccionar sea un proceso potencialmente largo y difícil. Si las entradas a un árbitro o circuito biestable llegan casi de manera simultánea, el circuito probablemente atravesará un punto de meta-estabilidad. La materia sujeto divulgada, tal como se mostrará a continuación, corrige este problema al proporcionar la conmutación de señal de reloj libre de interferencia deseada. En la figura 3, la línea clka 112 proporciona la señal clka 92 en la línea de conducto de control de reloj (CCP) 114. La CCP 114 puede ser una de un número de CCP que controlen entradas en el circuito multiplexor 116. Es decir, la señal clka 112 es una de, por ejemplo cinco (5) posibles entradas de señal de reloj a partir de las cuales el circuito multiplexor 116 puede generar la señal de reloj de salida 118. La figura 4 muestra aspectos de la temporizacion de señal de reloj aplicable a CCP 114 para demostrar gráficamente el problema de interferencia en un circuito digital. La trayectoria de temporizacion critica de CCP 114 aparece como ejemplos de conmutación 120 y 122. En la trayectoria de fase 120, el borde de bajada 124 de la señal de selección de multiplexor (activa baja) 126 debe ser estable antes que el borde de subida 128 de la señal de reloj clka 92 permita su propagación no distorsionada a través del multiplexor 116. Un borde de bajada posterior 124 trozará la fase alta de la señal de reloj clka 92. De manera similar, el borde de subida 130 de la selección de multiplexor 132 también debe ser estable antes que el borde de subida 134 de la señal de reloj clka 92 para evitar una interferencia en la salida clk 118 del multiplexor 116. La figura 5 ilustra un circuito de conmutación de reloj 150 en donde la presente descripción puede ser enviada de manera conveniente. El circuito de conmutación de reloj 150 incluye circuiteria de decodificador 152 para recibir entradas de inicio, reql, reqO, y de paro. Las señales de control de selección son alimentadas a la linea de conducto de control de reloj 154 para la señal clka, la linea de conducto de control de reloj 156 para la señal clkb, la linea de conducto de control de reloj 158 para la señal clkc, y la línea de conducto de control de reloj 160 para la señal clkd. El circuito multiplexor 5 a 1 162 recibe señales de reloj, clka, clkb, clkc, clkd y clkt (reloj de prueba) . Además, y de particular importancia para la materia sujeto divulgada, el circuito de conmutación de reloj 150 proporciona circuitería de enganche 164 para enganchar las líneas de solicitud interna reqa, reqb, reqc, reqd y así evitar la interferencia. La circuitería de enganche 164 además incluye las líneas de selección temprana 166 y las líneas de selección tardía 168. La figura 6 muestra con mayor especificidad una modalidad de las entradas para las líneas de conducto de control de reloj 154 a 160 que se pueden emplear para lograr los objetivos de la presente descripción . El circuito de conmutación de reloj 150 proporciona lógica de control para la conmutación de un reloj a otro que incluye tener que esperar un nivel de fase baja del reloj actual. Cuando no se tienen activas selecciones en la circuitería de multiplexor 162, la salida es baja. El circuito de conmutación de reloj 150 forza la salida de la circuitería de multiplexor 162 hacia abajo y espera la fase baja de la nueva señal de reloj. Después, la circuitería de reloj 150 permite que la circuitería de multiplexor 162 siga los niveles de fase alta y baja del nuevo reloj. En el circuito de conmutación de reloj 150, las lineas de selección (sela, selb, selb y seld) pueden conmutar de manera asincrona a el ka, clkb, clkc y clkd, mientras que evitan totalmente las interferencias de reloj de salida. La modalidad divulgada del circuito de conmutación de reloj 150 soporta cuatro (4) CCP incluyendo las líneas de conducto 154 a 160. El circuito de conmutación de reloj 150 fusiona la lógica de CCP 114 con aquella de un multiplexor 162 para reducir el número de etapas en la trayectoria de reloj PLL. Una ventaja técnica de la modalidad descrita es la mejora significativa tanto en la fluctuación como en la distorsión del ciclo de trabajo. Además, el circuito de conmutación de reloj 150 permite que lógica CCP sea inhabilitada cuando no se necesita. Ventajas técnicas adicionales de la materia sujeto divulgada incluyen soporte de conmutación de reloj para un reloj de 1.0-GHz en una modalidad. La presente descripción demuestra una baja probabilidad de meta-estabilidad, baja fluctuación, baja distorsión de ciclo de trabajo, bajos requerimientos de potencia y energía, bajos requerimientos de área y bajo sesgo.

La figura 7 proporciona un diagrama de flujo funcional 170 que muestra pasos específicos de la presente descripción, tal como pueden ser ejecutados por el circuito de conmutación de reloj 150. En una explicación adicional de un proceso de conmutación entre relojes, considerar que el circuito de conmutación de reloj 150 está en un estado constante cuando el reloj actualmente seleccionado es consistente con las líneas de solicitud externas reql y reqO (paso 172) . Es decir, asumir que el circuito de conmutación de reloj 150 está en estado constante con el clka seleccionado (paso 174). Las líneas de solicitud externas no están bloqueadas contra la propagación a través del decodificador . Después, puede surgir reqO y entonces se solicita clkb (paso 176) . El evento se propaga a través de la circuitería de decodificador 152, forzando que reqa esté abajo y reqb en alto (paso 178). Después, reqa inyecta un cero en la línea de conducto controlando sela 154 (paso 180). Sin embargo, reqb no tiene un efecto inmediato. En operación, reqb todavía no se deja ingresar al control de la línea de conducto clkb, debido a que sela sigue en alto (paso 182) . Cierto tiempo posterior, reql se puede conmutar (paso 184). Después, reqd pasa ahora a nivel alto y reemplaza a reqb, aún sin efecto inmediato sobre la señal de reloj de salida de multiplexor 162 (paso 186). En cierto punto, la selección anticipada para clka caerá. Esto bloqueará las lineas de solicitud interna que alimentan las lineas de conducto 152 a 160 (paso 188). Después, la circuiteria de decodificador 152 se puede volver meta-estable. Dentro de un ciclo de reloj, el circuito descrito sustancialmente reduce la probabilidad de que ocurra la meta-estabilidad (paso 190). Después de un ciclo, también caerá sela, permitiendo que reqd inyecte un uno en la linea de conducto que controla clkd 160 (paso 192). Eventualmente, seld pasará a un nivel alto, lo cual desbloqueará las lineas de solicitud interna y colocará el circuito de conmutación de reloj 150 de regreso en un estado constante (paso 194) . Tal como lo detalla el diagrama de flujo 200 de la figura 8, el circuito de conmutación de reloj 150 también corrige de manera efectiva la meta-estabilidad de la circuiteria de decodificador 152. Comenzando en el paso 202, asumir que el circuito de conmutación de reloj 150 está en estado constante con clka seleccionado (paso 202) . Las lineas de solicitud externas no están bloqueadas contra la propagación a través del decodificador . Asumir que reqO aumenta y que clkb ahora está siendo solicitado (paso 204) . El evento se propaga a través de la circuiteria de decodificador 152, forzando a reqa a un nivel bajo y reqb a un nivel alto (paso 206) . Después, reqa inyecta un cero en la linea de conducto que controla sela 154 (paso 208). En cierto punto, la circuiteria de selección anticipada 166 para clka caerá. Esto bloqueará las lineas de solicitud interna que alimentan las lineas de conducto 152 a 160 (paso 210). La circuiteria de decodificador 152 se puede volver meta-estable, en caso que reqO caiga al mismo tiempo (paso 212) . La meta-estabilidad sobre reqa puede ser tolerada debido a que el siguiente evento de muestreo para ésta ocurrirá únicamente un ciclo de reloj después (paso 214). La meta-estabilidad en reqb, reqc y reqd también puede ser tolerada debido a que sela, la selección posterior para clka, permanecerá a un nivel alto durante otro ciclo (paso 216) . En la modalidad descrita, también se puede proporcionar un modo de prueba de operación para seleccionar el reloj de prueba. La selección del reloj de prueba, clkt, desvia el reloj funcional normalmente producido por la circuiteria de multiplexor 5 a 1 162. La selección del clkt no impacta el estado del circuito de conmutación de reloj 150 en el control de la operación de la circuiteria de multiplexor 162. La selección del clkt no impacta el circuito de conmutación de reloj 150. La linea de selección de reloj de prueba cancela el circuito de conmutación de reloj 150. En resumen, la presente descripción proporciona un método y sistema que evitan interferencias en conmutación de señal de reloj proveniente de una primera entrada de reloj que impulsa un circuito multiplexor de reloj a una segunda entrada de reloj que impulsa el multiplexor de reloj . El método y sistema proporcionan la recepción de una primera señal de entrada de reloj en un circuito multiplexor de reloj y proporcionan una salida de señal de reloj desde el circuito multiplexor de reloj en respuesta al circuito multiplexor de reloj que recibe la primera señal de entrada de reloj. La materia sujeto divulgada determina un bajo nivel de salida de fase en la salida de señal de reloj en respuesta a un bajo nivel de entrada de fase en la primera salida de señal de reloj y forza, durante un periodo de tiempo limitado, a que el circuito multiplexor de reloj mantenga el bajo nivel de salida de fase sin considerar el nivel de fase de la primera señal de entrada de reloj . El circuito multiplexor de reloj también recibe una segunda señal de entrada de reloj y determina la presencia de un bajo nivel de entrada de fase en la segunda señal de entrada de reloj . La conmutación del aprovisionamiento de la salida de señal de reloj en respuesta a la primera señal de entrada de reloj para proporcionar la salida de señal de reloj en respuesta a la segunda señal de entrada de reloj ocurre mientras se mantiene el bajo nivel de salida de fase y durante el bajo nivel de entrada de fase en la segunda señal de entrada de reloj. Después, el método y sistema permiten la salida del circuito multiplexor de reloj para seguir el nivel de fase de la segunda entrada de señal de reloj después del paso de conmutación. Las características de procesamiento y funciones aquí descritas para reducir la interferencia en la conmutación de una primera entrada de señal de reloj que impulsa un circuito multiplexor de reloj a una segunda entrada de reloj que impulsa dicho circuito multiplexor de reloj se puede ejecutar de diversas formas. Además, el proceso y características aquí descritas se pueden almacenar en medios magnéticos, ópticos u otros medios de registro para lectura y ejecución por parte de diversos sistemas de procesamiento de señales e instrucciones. La descripción anterior de las modalidades preferidas, por lo tanto, se proporciona para permitir a cualquier experto en la técnica hacer o utilizar la materia sujeto reclamada. Diversas modificaciones a estas modalidades serán fácilmente aparentes para aquellos expertos en la técnica, por ejemplo, una modalidad adicional puede incluir una versión N-a-1 del circuito, y los principios genéricos aquí definidos se pueden aplicar a otras modalidades sin el uso de la facultad innovadora. Por lo tanto, la materia sujeto reclamada no pretende quedar limitada a las modalidades aquí mostradas, sino que se le acordará el alcance más amplio consistente con los principios y características novedosas aquí descritas.

Claims (30)

NOVEDAD DE LA INVENCION Habiendo descrito el presente invento, se considera como una novedad y, por lo tanto, se reclama como prioridad lo contenido en las siguientes: REIVINDICACIONES

1.- Un método para reducir la interferencia en conmutación de una primera entrada de señal de reloj que impulsa un circuito multiplexor de reloj a una segunda entrada de reloj que impulsa dicho circuito multiplexor de reloj, que comprende los pasos de: recibir una primera señal de entrada de reloj en un circuito multiplexor de reloj; proporcionar una salida de señal de reloj desde dicho circuito multiplexor de reloj en respuesta a dicho circuito multiplexor de reloj que recibe dicha primera señal de entrada de reloj ; determinar un bajo nivel de salida de fase en dicha salida de señal de reloj en respuesta a un bajo nivel de entrada de fase en dicha primera salida de señal de reloj ; bloquear dicho circuito multiplexor de reloj para mantener dicho bajo nivel de salida de fase sin considerar el nivel de fase de dicha primera señal de entrada de reloj; recibir una segunda señal de entrada de reloj en dicho circuito multiplexor de reloj; determinar la presencia de un bajo nivel de entrada de fase en dicha segunda señal de entrada de reloj ; conmutar del aprovisionamiento de dicha salida de señal de reloj en respuesta a dicha primera señal de entrada de reloj para proporcionar dicha salida de señal de reloj en respuesta a dicha segunda señal de entrada de reloj mientras se mantiene dicho bajo nivel de salida de fase y durante dicho bajo nivel de entrada de fase en dicha segunda señal de entrada de reloj; y permitir que dicha salida de dicho circuito multiplexor de reloj siga el nivel de fase de dicha segunda entrada de señal de reloj después de dicho paso de conmutación.

2. - El método de conformidad con la reivindicación 1, que además comprende el paso de eliminar una condición meta-estable que surge asociada con el paso de conmutación dentro de aproximadamente un ciclo de reloj .

3. - El método de conformidad con la reivindicación 1, que además comprende el paso de ejecutar dicho paso de enganche como un paso de enganche de etapa anticipada para una primera parte de dicho paso de enganche y un paso de enganche de etapa posterior para una parte posterior de dicho paso de enganche.

4.- El método de conformidad con la reivindicación 1, que además comprende el paso de probar la operación de dicho circuito multiplexor de reloj utilizando circuiteria, por lo menos una porción del cual opera de manera independiente de dicha primera entrada de señal de reloj y dicha segunda entrada de señal de reloj .

5.- El método de conformidad con la reivindicación 1, que además comprende el paso de asociar dicha primera entrada de señal de reloj con dicho circuito multiplexor de reloj utilizando una primera linea de conducto de control de reloj y dicha segunda entrada de señal de reloj con dicho circuito multiplexor de reloj utilizando una segunda linea de conducto de control de reloj .

6. - El método de conformidad con la reivindicación 5, que además comprende el paso de asociar un circuito de decodificador con dicha primera linea de conducto de control de reloj y dicha segunda linea de conducto de control de reloj .

7. - El método de conformidad con la reivindicación 1, que además comprende los pasos de derivar dicha primera entrada de señal de reloj a partir de un primer circuito de bucle de enganche de fase y dicha segunda entrada de señal de reloj a partir de un segundo circuito de bucle de enganche de fase.

8. - El método de conformidad con la reivindicación 1, que además comprende el paso de asociar la salida de dicho circuito multiplexor de reloj con una pluralidad de circuitos de procesamiento de señal digital .

9. - El método de conformidad con la reivindicación 1, que además comprende los pasos de asociar dicha salida de dicho circuito multiplexor de reloj con un conjunto de chips de módem de estación móvil .

10. - Un circuito de conmutación de reloj de reducción de interferencia para reducir la interferencia en la conmutación de una primera entrada de señal de reloj que impulsa un circuito multiplexor de reloj a una segunda entrada de reloj que impulsa dicho circuito multiplexor de reloj, que comprende: un circuito multiplexor de reloj para recibir una primera señal de entrada de reloj; una salida de circuito multiplexor de reloj para proporcionar una salida de señal de reloj desde dicho circuito multiplexor de reloj en respuesta a dicho circuito multiplexor de reloj que recibe dicha primera señal de entrada de reloj ; circuiteria de determinación de nivel de salida de reloj para determinar un bajo nivel de salida de fase en dicha salida de señal de reloj en respuesta a un bajo nivel de entrada de fase en dicha primera salida de señal de reloj; circuiteria de enganche para bloquear dicho circuito multiplexor de reloj para mantener dicho bajo nivel de salida de fase sin considerar el nivel de fase de dicha primera señal de entrada de reloj; circuiteria de entrada de multiplexor de reloj para recibir una segunda señal de entrada de reloj en dicho circuito multiplexor de reloj; circuiteria de determinación de bajo nivel de entrada de fase para determinar la presencia de un bajo nivel de entrada de fase en dicha segunda señal de entrada de reloj; circuiteria de conmutación para conmutar del aprovisionamiento de dicha salida de señal de reloj en respuesta a dicha primera señal de entrada de reloj para proporcionar dicha salida de señal de reloj en respuesta a dicha segunda señal de entrada de reloj mientras se mantiene dicho bajo nivel de salida de fase y durante dicho bajo nivel de entrada de fase en dicha segunda señal de entrada de reloj; y circuiteria de salida del circuito multiplexor de reloj para permitir que dicha salida de dicho circuito multiplexor de reloj siga el nivel de fase de dicha segunda entrada de señal de reloj después de dicho paso de conmutación.

11. - El sistema de conformidad con la reivindicación 10, caracterizado porque dicha circuiteria de conmutación de reloj de reducción de interferencia además comprende circuiteria e instrucciones para eliminar una condición meta-estable que surge asociada con el paso de conmutación dentro de aproximadamente un ciclo de reloj .

12. - El sistema de conformidad con la reivindicación 10, caracterizado porque dicha circuiteria de conmutación de reloj de reducción de interferencia además comprende circuiteria e instrucciones para ejecutar dicho paso de enganche como un paso de enganche de etapa anticipada para una primera parte de dicho paso de enganche y un paso de enganche de etapa posterior para una parte posterior de dicho paso de enganche.

13. - El sistema de conformidad con la reivindicación 10, caracterizado porque dicha circuiteria de conmutación de reloj de reducción de interferencia además comprende circuiteria e instrucciones para probar la operación de dicho circuito multiplexor de reloj utilizando circuiteria, por lo menos una porción de la cual opera de manera independiente de dicha primera entrada de señal de reloj y dicha segunda entrada de señal de reloj .

14.- El sistema de conformidad con la reivindicación 10, caracterizado porque dicha circuiteria de conmutación de reloj de reducción de interferencia además comprende circuiteria e instrucciones para asociar dicha primera entrada de señal de reloj con dicho circuito multiplexor de reloj utilizando una primera linea de conducto de control de reloj y dicha segunda entrada de señal de reloj con dicho circuito multiplexor de reloj utilizando una segunda linea de conducto de control de reloj .

15.- El sistema de conformidad con la reivindicación 10, caracterizado porque dicha circuiteria de conmutación de reloj de reducción de interferencia además comprende un circuito decodificador para asociación con dicha primera linea de conducto de control de reloj y dicha segunda linea de conducto de control de reloj .

16.- El sistema de conformidad con la reivindicación 10, caracterizado porque dicha circuiteria de conmutación de reloj de reducción de interferencia además comprende circuiteria e instrucciones para derivar dicha primera entrada de señal de reloj a partir de un primer circuito de bucle de enganche de fase y dicha segunda entrada de señal de reloj a partir de un segundo circuito de bucle de enganche de fase.

17.- El sistema de conformidad con la reivindicación 10, caracterizado porque dicha circuiteria de conmutación de reloj de reducción de interferencia además comprende circuiteria e instrucciones para asociar la salida de dicho circuito multiplexor de reloj con una pluralidad de circuitos de procesamiento de señal digital .

18. - El sistema de conformidad con la reivindicación 10, caracterizado porque dicha circuiteria de conmutación de reloj de reducción de interferencia además comprende circuiteria e instrucciones para asociar dicha salida de dicho circuito multiplexor de reloj con un conjunto de chips de módem de estación móvil.

19. - Un módem de estación móvil para operación en soporte de un dispositivo de electrónica personal, dicho proceso de señal digital comprende medios para reducir la interferencia en la conmutación de una primera entrada de señal de reloj que impulsa un circuito multiplexor de reloj a una segunda entrada de reloj que impulsa dicho circuito multiplexor de reloj, que comprende los pasos de: medios de recepción para recibir una primera señal de entrada de reloj en un circuito multiplexor de reloj ; medios para proporcionar una salida de señal de reloj desde dicho circuito multiplexor de reloj en respuesta a dicho circuito multiplexor de reloj que recibe dicha primera señal de entrada de reloj; medios para determinar un bajo nivel de salida de fase en dicha salida de señal de reloj en respuesta a un bajo nivel de entrada de fase en dicha primera salida de señal de reloj ; medios para forzar dicho circuito multiplexor de reloj para mantener dicho bajo nivel de salida de fase sin considerar el nivel de fase de dicha primera señal de entrada de reloj; medios para recibir una segunda señal de entrada de reloj en dicho circuito multiplexor de reloj ; medios para determinar la presencia de un bajo nivel de entrada de fase en dicha segunda señal de entrada de reloj; medios de conmutación para conmutar entre el aprovisionamiento de dicha salida de señal de reloj en respuesta a dicha primera señal de entrada de reloj para proporcionar dicha salida de señal de reloj en respuesta a dicha segunda señal de entrada de reloj mientras se mantiene dicho bajo nivel de salida de fase y durante dicho bajo nivel de entrada de fase en dicha segunda señal de entrada de reloj ; y medios para permitir que dicha salida de dicho circuito multiplexor de reloj siga el nivel de fase de dicha segunda entrada de señal de reloj después de la operación de dichos medios de conmutación.

20. - El módem de estación móvil de conformidad con la reivindicación 19, que además comprende medios para eliminar una condición meta-estable que surge asociada con el paso de conmutación dentro de aproximadamente un ciclo de reloj .

21. - El módem de estación móvil de conformidad con la reivindicación 19, que además comprende medios para ejecutar dicho paso de enganche como un paso de enganche de etapa anticipada para una primera parte de dicho paso de enganche y un paso de enganche de etapa posterior para una parte posterior de dicho paso de enganche .

22.- El módem de estación móvil de conformidad con la reivindicación 19, que además comprende medios para probar la operación de dicho circuito multiplexor de reloj utilizando circuiteria, por lo menos una porción de la cual opera de manera independiente de dicha primera entrada de señal de reloj y dicha segunda entrada de señal de reloj .

23.- El módem de estación móvil de conformidad con la reivindicación 19, que además comprende medios para asociar dicha primera entrada de señal de reloj con dicho circuito multiplexor de reloj utilizando una primera linea de conducto de control de reloj y dicha segunda entrada de señal de reloj con dicho circuito multiplexor de reloj utilizando una segunda linea de conducto de control de reloj .

24.- El módem de estación móvil de conformidad con la reivindicación 19, que además comprende medios para asociar un circuito decodificador con dicha primera linea de conducto de control de reloj y dicha segunda linea de conducto de control de reloj .

25.- El módem de estación móvil de conformidad con la reivindicación 19, que además comprende medios para derivar dicha primera entrada de señal de reloj a partir de un primer circuito de bucle de enganche de fase y dicha segunda entrada de señal de reloj a partir de un segundo circuito de bucle de enganche de fase.

26.- El módem de estación móvil de conformidad con la reivindicación 19, que además comprende medios para asociar la salida de dicho circuito multiplexor de reloj con una pluralidad de circuitos de procesamiento de señal digital.

27.- El módem de estación móvil de conformidad con la reivindicación 19, que además comprende medios para asociar dicha salida de dicho circuito multiplexor de reloj con un dispositivo de electrónica personal.

28.- Un medio utilizable por computadora que tiene medios de código de programa legibles por computadora incorporados en el mismo para el procesamiento de instrucciones en el procesador de señal digital para reducir la interferencia en la conmutación de una primera entrada de señal de reloj que impulsa un circuito multiplexor de reloj a una segunda entrada de reloj que impulsa dicho circuito multiplexor de reloj , que comprende: medios de código de programa legibles por computadora para recibir una primera señal de entrada de reloj en un circuito multiplexor de reloj; medios de código de programa legibles por computadora para proporcionar una salida de señal de reloj desde dicho circuito multiplexor de reloj en respuesta a dicho circuito multiplexor de reloj que recibe dicha primera señal de entrada de reloj; medios de código de programa legibles por computadora para determinar un bajo nivel de salida de fase en dicha salida de señal de reloj en respuesta a un bajo nivel de entrada de fase en dicha primera salida de señal de reloj; medios de código de programa legibles por computadora para forzar a dicho circuito multiplexor de reloj a mantener dicho bajo nivel de salida de fase sin considerar el nivel de fase de dicha primera señal de entrada de reloj; medios de código de programa legibles por computadora para recibir una segunda señal de entrada de reloj en dicho circuito multiplexor de reloj; medios de código de programa legibles por computadora para determinar la presencia de un bajo nivel de entrada de fase en dicha segunda señal de entrada de reloj ; medios de código de programa legibles por computadora para conmutar del aprovisionamiento de dicha salida de señal de reloj en respuesta a dicha primera señal de entrada de reloj para proporcionar dicha salida de señal de reloj en respuesta a dicha segunda señal de entrada de reloj mientras se mantiene dicho bajo nivel de salida de fase y durante dicho bajo nivel de entrada de fase en dicha segunda señal de entrada de reloj; y medios de código de programa legibles por computadora para permitir que dicha salida de dicho circuito multiplexor de reloj siga el nivel de fase de dicha segunda entrada de señal de reloj después de dicho paso de conmutación.

29. - El medio utilizable por computadora de conformidad con la reivindicación 28, que además comprende medios de código de programa legibles por computadora para asociar la salida de dicho circuito multiplexor de reloj con una pluralidad de circuitos de procesamiento de señal digital.

30. - El medio utilizable por computadora de conformidad con la reivindicación 28, que además comprende medios de código de programa legibles por computadora para asociar dicha salida de dicho circuito multiplexor de reloj con un conjunto de chips de módem de estación móvil.