KR102654395B1 - 글리치-프리 클럭 스위칭 회로 - Google Patents

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Abstract

본 발명은 글리치-프리 클럭 스위칭 회로를 제공하고, 이는 클럭 선택 신호 발생 회로, 동기화 회로 및 멀티플렉서를 포함하되, 클럭 선택 신호 발생 회로는 다수의 클럭 선택 신호를 생성하고, 동기화 회로는 스위칭될 다수의 클럭 신호에 따라 다수의 클럭 선택 신호에 대해 동기화 처리를 수행하며, 동기화 처리를 거친 각 클럭 선택 신호는, 임의의 인접한 2개의 클럭 선택 신호에서, 이전의 클럭 선택 신호의 하강 에지는 다음의 클럭 선택 신호의 상승 에지와 정렬되고, 각각의 클럭 선택 신호의 상승 에지는 이와 대응되는 클럭 신호의 상승 에지와 정렬되며, 각각의 클럭 선택 신호의 하강 에지는 이와 대응되는 클럭 신호의 다음의 클럭 신호의 상승 에지와 정렬되는 특성을 충족하고; 상기 멀티플렉서는 동기화 처리를 거친 다수의 클럭 선택 신호에 따라, 입력된 다수의 클럭 신호로부터 하나의 패스를 선택하여 출력한다. 본 발명은 멀티패스 클럭 스위칭 과정에서 출력 클럭 신호에 글리치가 발생되는 것을 방지할 수 있다.

Description

글리치-프리 클럭 스위칭 회로
관련 출원의 상호 참조
본 발명은 2019년 12월 26일에 중국 특허청에 제출한 출원번호가 CN201911370944.7이고 발명의 명칭이 “글리치-프리 클럭 스위칭 회로”인 중국 특허 출원의 우선권을 주장하며, 그 전체 내용이 참조로서 본 발명에 인용된다.
본 발명은 클럭 회로 기술분야에 관한 것이고, 특히 글리치-프리 클럭 스위칭 회로에 관한 것이다.
고속 인터페이스 회로의 발전으로 점점 더 많은 클록 주파수가 사용되며 많은 경우에 다양한 기능 요구 사항을 충족하기 위해 작업 과정에서 작업 클록을 스위칭해야 한다. 멀티플렉서(MUX)를 사용하여 간단히 클럭을 스위칭할 수 있으며, 멀티플렉서의 제어단은 한 세트의 클럭 선택 신호을 입력하고, 클럭 선택 신호에 의해 멀티플렉서를 제어하여 멀티패스 클럭을 하나씩 출력한다. 이의 파형 모식도는 도 1을 참조할 수 있다. 여기서 clk[0]~clk[3]은 4개의 입력 클럭이고 sel[0]~sel[3]은 clk[0]~clk[3]에 대응되는 4개의 클럭 선택 신호이며, 특정 시각에, sel[0]~sel[3] 중 하나만 하이 레벨이면 clk_out는 출력 클럭이다. sel[0]이 하이 레벨이면 멀티플렉서는 clk[0]을 출력하고, sel[1]이 하이 레벨이면 멀티플렉서는 clk[1]을 출력하며, sel[2]가 하이 레벨이면 멀티플렉서는 clk[2]를 출력하고, sel[3]이 하이 레벨이면 멀티플렉서는 clk[3]을 출력한다. 이런 클럭 스위칭 모드에서, 시간 순서가 적절히 제어되지 않으면, 클럭 스위칭은 출력 클럭에 글리치가 발생될 수 있다. 이런 글리치는 특정 기능을 잘못 트리거할 수 있으므로, 이런 글리치를 제거해야 한다.
상기 과제를 해결하기 위해, 본 발명은 멀티패스 클럭 신호의 스위칭 시 출력 클럭이 글리치를 발생하지 않을 수 있는 글리치-프리 클럭 스위칭 회로를 제공한다.
제1 양태에 따르면, 본 발명은 글리치-프리 클럭 스위칭 회로를 제공하고, 이는 클럭 선택 신호 발생 회로, 동기화 회로 및 멀티플렉서를 포함하되, 상기 클럭 선택 신호 발생 회로는 다수의 클럭 선택 신호를 생성하고, 상기 클럭 선택 신호의 개수는 스위칭될 다수의 클럭 신호의 개수와 동일하며, 상기 스위칭될 다수의 클럭 신호는 한 세트의 시간 순서가 순차적으로 지연되는 클럭 신호이고, 상기 클럭 선택 신호는 상기 스위칭될 다수의 클럭 신호와 일대일로 대응되며, 임의의 시각에, 하나의 클럭 선택 신호만 유효하다. 상기 동기화 회로는 스위칭될 다수의 클럭 신호에 따라 상기 클럭 선택 신호 발생 회로가 생성한 다수의 클럭 선택 신호에 대해 동기화 처리를 수행하고, 동기화 처리를 거친 각 클럭 선택 신호는, 임의의 인접한 2개의 클럭 선택 신호에서, 이전의 클럭 선택 신호의 하강 에지는 다음의 클럭 선택 신호의 상승 에지와 정렬되고, 각각의 클럭 선택 신호의 상승 에지는 이와 대응되는 클럭 신호의 상승 에지와 정렬되며, 각각의 클럭 선택 신호의 하강 에지는 이와 대응되는 클럭 신호의 다음의 클럭 신호의 상승 에지와 정렬되는 특성을 충족한다. 상기 멀티플렉서의 입력단은 스위칭될 다수의 클럭 신호를 입력하고, 상기 멀티플렉서의 제어단은 제어 신호를 입력하며, 상기 제어 신호는 상기 동기화 회로에 의해 동기화 처리를 거친 다수의 클럭 선택 신호이고, 상기 멀티플렉서의 출력단은 클럭 출력 신호를 출력하며, 상기 클럭 출력 신호는 동기화 처리를 거친 유효한 클럭 선택 신호에 대응되는 클럭 신호이다.
선택 가능하게, 상기 동기화 회로는, 하나의 I 타입 동기화 처리 유닛 및 다수의 II 타입 동기화 처리 유닛을 포함하고, 상기 I 타입 동기화 처리 유닛과 상기 II 타입 동기화 처리 유닛의 개수의 합은 상기 클럭 선택 신호 발생 회로가 생성한 클럭 선택 신호의 개수와 동일하며, 상기 I 타입 동기화 처리 유닛은 시간 순서가 제일 앞선 클럭 신호에 대응되는 클럭 선택 신호에 대해 동기화 처리를 수행하고; 각각의 상기 II 타입 동기화 처리 유닛은 상기 시간 순서가 제일 앞선 클럭 신호 다음의 모든 클럭 신호에 대응되는 클럭 선택 신호에 대해 각각 일대일로 대응되게 동기화 처리를 수행한다.
선택 가능하게, 상기 I 타입 동기화 처리 유닛은, 직렬 연결된 제1 D 트리거, 제2 D 트리거 및 제3 D 트리거, 및 하나의 2 입력 AND 게이트를 포함하고, 상기 제1 D 트리거의 입력단 입력 신호는 시간 순서가 제일 앞선 클럭 신호에 대응되는 클럭 선택 신호이며, 상기 제1 D 트리거의 클럭단은 제1 클럭 신호를 입력하고, 상기 제1 클럭 신호는 상기 스위칭될 다수의 클럭 신호의 임의의 하나이며, 상기 제1 D 트리거의 출력단은 상기 제2 D 트리거의 입력단에 연결되고; 상기 제2 D 트리거의 클럭단은 제2 클럭 신호를 입력하고, 상기 제2 클럭 신호는 시간 순서가 제일 앞선 클럭 신호의 다음의 인접한 클럭 신호이며, 상기 제2 D 트리거의 출력단은 상기 제3 D 트리거의 입력단에 연결되는 동시에 상기 제2 D 트리거의 출력단은 상기 2 입력 AND 게이트의 제1 입력단에 연결되며; 상기 제3 D 트리거의 클럭단은 제3 클럭 신호를 입력하고, 상기 제3 클럭 신호는 시간 순서가 제일 앞선 클럭 신호이며, 상기 제3 D 트리거의 출력단은 상기 2 입력 AND 게이트의 제2 입력단에 연결되고, 상기 2 입력 AND 게이트의 출력단은 동기화 처리를 거친 클럭 선택 신호를 출력한다.
선택 가능하게, 상기 II 타입 동기화 처리 유닛은, 직렬 연결된 제4 D 트리거, 제5 D 트리거 및 제6 D 트리거, 및 하나의 2입력 OR 게이트를 포함하고, 상기 제4 D 트리거의 입력단 입력 신호는 시간 순서가 제일 앞선 클럭 신호 다음의 모든 클럭 신호에 대응되는 클럭 선택 신호 중 임의의 하나이며, 상기 제4 D 트리거의 클럭단은 제4 클럭 신호를 입력하며, 상기 제4 클럭 신호는 상기 제1 클럭 신호와 동일한 클럭 신호이고, 상기 제4 D 트리거의 출력단은 상기 제5 D 트리거의 입력단에 연결되며; 상기 제5 D 트리거의 클럭단은 제5 클럭 신호를 입력하고, 상기 제5 클럭 신호는 상기 제4 D 트리거가 입력한 클럭 선택 신호에 대응되는 클럭 신호이며, 상기 제5 D 트리거의 출력단은 상기 제6 D 트리거의 입력단에 연결되는 동시에 상기 제5 D 트리거의 출력단은 상기 2입력 OR 게이트의 제1 입력단에 연결되며; 상기 제6 D 트리거의 클럭단은 제6 클럭 신호를 입력하고, 상기 제6 클럭 신호는 상기 제5 클럭 신호 다음의 인접한 클럭 신호이며, 상기 제6 D 트리거의 출력단은 상기 2입력 OR 게이트의 제2 입력단에 연결되고, 상기 2입력 OR 게이트의 출력단은 동기화 처리를 거친 클럭 선택 신호를 출력한다.
선택 가능하게, 제1 D 트리거의 클럭단은 하나의 동기화 클럭을 입력하고, 동기화 클럭은 스위칭될 다수의 클럭 신호의 임의의 하나이다.
선택 가능하게, 동기화 클럭은 시간 순서가 제일 앞선 클럭 신호이다.
선택 가능하게, 클럭 선택 신호는 n개이고, II 타입 동기화 처리 유닛은 n-1개이며, n은 정수이다.
선택 가능하게, 각각의 II 타입 동기화 처리 유닛의 구조는 동일하다.
선택 가능하게, 각각의 II 타입 동기화 처리 유닛이 입력한 클럭 선택 신호는 상이하다.
선택 가능하게, 각각의 II 타입 동기화 처리 유닛의 가장 앞의 D 트리거의 입력 클럭은 모두 시간 순서가 제일 앞선 클럭 신호이다.
선택 가능하게, 각각의 II 타입 동기화 처리 유닛의 중간 위치의 D 트리거의 입력 클럭은 가장 앞의 D 트리거가 입력한 클럭 선택 신호에 대응되는 클럭 신호이다.
선택 가능하게, 각각의 II 타입 동기화 처리 유닛의 가장 마지막의 D 트리거가 입력한 클럭 신호는 중간 위치의 D 트리거가 입력한 클럭 신호 다음의 인접한 클럭 신호이다.
선택 가능하게, 상기 스위칭될 다수의 클럭 신호를 생성하기 위한 클럭 신호 발생 회로를 더 포함한다.
선택 가능하게, 상기 클럭 신호 발생 회로는 다수의 D 트리거를 포함하고, 상기 다수의 D 트리거를 사용하여 스위칭될 다수의 클럭 신호를 지연 생성한다.
선택 가능하게, 클럭 신호 발생 회로는 각각 동기화 회로 및 멀티플렉서에 연결된다.
선택 가능하게, 상기 클럭 선택 신호 발생 회로는 내부 카운터를 포함하고, 내부 카운터를 사용하여 이진 제어 코드를 순환 생성한 후, 이진 제어 코드를 1-in-N 코드로 변환하며, N은 클럭 선택 신호의 개수이다.
선택 가능하게, 클럭 선택 신호 발생 회로는 동기화 회로에 연결된다.
선택 가능하게, 동기화 회로는 멀티플렉서에 연결된다.
제2 양태에 따르면, 본 발명은 제1 양태의 글리치-프리 클럭 스위칭 회로에 적용되는 글리치-프리 클럭 스위칭 방법을 더 제공하고, 상기 방법은, 클럭 선택 신호 발생 회로가 다수의 클럭 선택 신호를 생성하고, 다수의 클럭 선택 신호를 동기화 회로에 송신하는 단계; 동기화 회로가 스위칭될 다수의 클럭 신호에 따라 클럭 선택 신호 발생 회로가 생성한 다수의 클럭 선택 신호에 대해 동기화 처리를 수행하여, 처리를 거친 다수의 클럭 선택 신호를 얻는 단계; 및 멀티플렉서가 스위칭될 다수의 클럭 신호 및 처리를 거친 다수의 클럭 선택 신호를 수신하고, 클럭 출력 신호를 출력하며, 클럭 출력 신호는 동기화 처리를 거친 유효한 클럭 선택 신호에 대응되는 클럭 신호인 단계를 포함한다.
선택 가능하게, 동기화 회로가 스위칭될 다수의 클럭 신호에 따라 클럭 선택 신호 발생 회로가 생성한 다수의 클럭 선택 신호에 대해 동기화 처리를 수행하는 단계는, I 타입 동기화 처리 유닛을 사용하여, 시간 순서가 제일 앞선 클럭 신호에 대응되는 클럭 선택 신호에 대해 동기화 처리를 수행하는 단계; 및 다수의 II 타입 동기화 처리 유닛을 사용하여, 각각 시간 순서가 제일 앞선 클럭 신호 다음의 모든 클럭 신호에 대응되는 클럭 선택 신호에 대해 동기화 처리를 수행하는 단계를 포함한다.
본 발명이 제공하는 글리치-프리 클럭 스위칭 회로는 하나의 동기화 회로를 추가하여, 다중 클럭을 사용하여 멀티플렉서의 제어 신호에 대해 동기화 처리를 수행하고, 제어 신호의 펄스 폭을 조정함으로써, 멀티패스 클럭의 스위칭 과정에서 출력 클럭 신호가 글리치 생성되는 것을 방지할 수 있고 구현 방식이 간단하고 공법이 제한을 받지 않는다.
도 1은 기존의 클럭 스위칭 시퀀스 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 글리치-프리 클럭 스위칭 회로의 구조 모식도이다.
도 3은 도 2의 동기화 회로의 한 가지 구현 회로 모식도이다.
도 4는 본 발명의 다른 실시예에 따른 글리치-프리 클럭 스위칭 회로의 구조 모식도이다.
도 5는 본 발명의 일 실시예에 따른 글리치-프리 클럭 스위칭 회로의 클럭 스위칭 시의 시퀀스 다이어그램이다.
도 6은 본 발명의 일 실시예에 따른 글리치-프리 클럭 스위칭 방법의 방법 흐름도이다.
이하, 본 발명의 실시예의 목적, 과제 해결 수단 및 이점을 보다 명확하게 하기 위하여, 본 발명의 실시예에 있어서 첨부된 도면을 참조하여 본 발명의 실시예에 있어서의 과제 해결 수단에 대하여 명확하고 완전하게 설명한다. 설명된 실시예는 본 발명의 실시예의 일부일 뿐이지 전부 실시예는 아님은 자명하다. 본 발명의 실시예에 기초하여, 당업자가 창의적인 노력 없이 획득한 다른 모든 실시예는 본 발명의 보호 범위에 속할 것이다.
본 발명의 실시예는 글리치-프리 클럭 스위칭 회로를 제공하고, 도 2에 도시된 바와 같이, 클럭 선택 신호 발생 회로(21), 동기화 회로(22) 및 멀티플렉서(23)를 포함하되, 여기서, 클럭 선택 신호 발생 회로(21)는 다수의 클럭 선택 신호를 생성하고, 상기 클럭 선택 신호의 개수는 스위칭될 다수의 클럭 신호의 개수와 동일하며, 상기 스위칭될 다수의 클럭 신호는 한 세트의 시간 순서가 순차적으로 지연되는 클럭 신호이고, 상기 클럭 선택 신호는 스위칭될 다수의 클럭 신호와 일대일로 대응되며, 임의의 시각에, 하나의 클럭 선택 신호만 유효하다. 본 실시예에서, 상기 스위칭될 다수의 클럭 신호는 n개이고 각각 clk[0]~clk[n-1]라고 하며, n은 2보다 크거나 같은 정수이고, 상기 스위칭될 다수의 클럭 신호 clk[0]~clk[n-1]은 한 세트의 시간 순서가 순차적으로 지연되는 클럭 신호이며, 다수의 클럭 선택 신호는 sel_0[0]~sel_0[n-1]라고 하고, 간단히 sel_0[n-1:0]라고 하며, sel_0[0]은 대응되게 clk[0]을 선택하고, sel_0[1]은 대응되게 clk[1]을 선택하며, 이런 식으로 sel_0[n-1]은 대응되게 clk[n-1]을 선택한다.
동기화 회로(22)는 스위칭될 다수의 클럭 신호 clk[0]~clk[n-1]에 따라 상기 클럭 선택 신호 발생 회로가 생성한 다수의 클럭 선택 신호 sel_0[n-1:0]에 대해 동기화 처리를 수행하고, 동기화 처리를 거친 다수의 클럭 선택 신호 sel[n-1:0]에서, 동기화 처리를 거친 각 클럭 선택 신호는, 임의의 인접한 2개의 클럭 선택 신호에서, 이전의 클럭 선택 신호의 하강 에지는 다음의 클럭 선택 신호의 상승 에지와 정렬되고, 각각의 클럭 선택 신호의 상승 에지는 이와 대응되는 클럭 신호의 상승 에지와 정렬되며, 각각의 클럭 선택 신호의 하강 에지는 이와 대응되는 클럭 신호의 다음의 클럭 신호의 상승 에지와 정렬되는 특성을 충족한다.
멀티플렉서(23)의 입력단은 스위칭될 다수의 클럭 신호 clk[0]~clk[n-1]를 입력하고, 상기 멀티플렉서(23)의 제어단은 제어 신호를 입력하며, 제어 신호는 동기화 회로(22)에 의해 동기화 처리를 거친 다수의 클럭 선택 신호 sel[n-1:0]이고, 상기 멀티플렉서(23)의 출력단은 상기 제어 신호의 제어 하에 클럭 출력 신호 clk_out를 출력하며, 상기 클럭 출력 신호 clk_out는 상기 스위칭될 다수의 클럭 신호 clk[0]~clk[n-1]에서 선택된 하나의 클럭 신호이고, 상기 클럭 신호는 동기화 처리를 거친 유효한 클럭 선택 신호에 대응되는 클럭 신호이다.
상기 동기화 회로(22)는 도 3에 도시된 바와 같이 하나의 I 타입 동기화 처리 유닛 및 다수의 II 타입 동기화 처리 유닛을 포함하고, 상기 I 타입 동기화 처리 유닛과 상기 II 타입 동기화 처리 유닛의 개수의 합은 상기 클럭 선택 신호 발생 회로가 생성한 클럭 선택 신호의 개수와 동일하며, 본 실시예에서, 클럭 선택 신호는 n개이다. 따라서, II 타입 동기화 처리 유닛은 n-1개이고, 여기서, 상기 I 타입 동기화 처리 유닛은 시간 순서가 제일 앞선 클럭 신호 clk[0]에 대응되는 클럭 선택 신호 sel_0[0]에 대해 동기화 처리를 수행하고; 각각의 상기 II 타입 동기화 처리 유닛은 시간 순서가 제일 앞선 클럭 신호 다음의 모든 클럭 신호 clk[n-1:1]에 대응되는 클럭 선택 신호 sel_0[n-1:1]에 대해 각각 일대일로 대응되게 동기화 처리를 수행한다.
구체적으로, 도 3에 도시된 바와 같이, I 타입 동기화 처리 유닛은 직렬 연결된 3개의 D 트리거 및 하나의 2 입력 AND 게이트 AND04를 포함하고, 상기 3개의 D 트리거는 각각 제1 D 트리거 DFF01, 제2 D 트리거 DFF02 및 제3 D 트리거 DFF03이며, 여기서, 제1 D 트리거 DFF01의 입력단 입력 신호는 시간 순서가 제일 앞선 클럭 신호 clk[0]에 대응되는 동기화 처리를 거치지 않은 클럭 선택 신호 sel_0[0]이고, 제1 D 트리거 DFF01의 클럭단은 하나의 동기화 클럭을 입력하며, 상기 동기화 클럭은 스위칭될 다수의 클럭 신호의 임의의 하나이고, 본 실시예에서, 상기 동기화 클럭은 clk[0]을 선택하고, 제1 D 트리거 DFF01의 출력단은 제2 D 트리거 DFF02의 입력단에 연결된다.
본 발명의 실시예에서, 제2 D 트리거 DFF02의 클럭단이 입력한 클럭 신호는 시간 순서가 제일 앞선 클럭 신호 clk[0] 다음의 인접한 클럭 신호 clk[1]이고, 제2 D 트리거 DFF02의 출력단은 제3 D 트리거 DFF03의 입력단에 연결되는 동시에 제2 D 트리거 DFF02의 출력단은 2 입력 AND 게이트 AND04의 제1 입력단에 연결된다. 제3 D 트리거 DFF03의 클럭단이 입력한 클럭 신호는 시간 순서가 제일 앞선 클럭 신호 clk[0]이고, 제3 D 트리거 DFF03의 출력단은 2 입력 AND 게이트 AND04의 제2 입력단에 연결되며, 2 입력 AND 게이트 AND04의 출력단은 동기화 처리를 거친 클럭 선택 신호 sel[0]을 출력한다.
또한, 본 실시예에서, 각각의 II 타입 동기화 처리 유닛의 구조는 동일하고, 설명의 편의를 위해, 클럭 선택 신호 sel_0[1]를 처리하기 위한 II 타입 동기화 처리 유닛을 예로 들면, 상기 II 타입 동기화 처리 유닛은 3개의 직렬 연결된 D 트리거 및 하나의 2입력 OR 게이트 OR14를 포함하고, 상기 3개의 D 트리거는 각각 제4 D 트리거 DFF11, 제5 D 트리거 DFF12 및 제6 D 트리거 DFF13이며, 여기서, 제4 D 트리거 DFF11의 입력단 입력 신호는 시간 순서가 제일 앞선 클럭 신호 clk[0] 다음의 인접한 클럭 신호 clk[1]에 대응되는 동기화 처리를 거치지 않은 클럭 선택 신호 sel_0[1]이고, 제4 D 트리거 DFF11의 클럭단이 입력한 클럭 신호와 DFF01이 입력한 동기화 클럭은 동일하며, 즉 clk[0]이고, 제4 D 트리거 DFF11의 출력단은 제5 D 트리거 DFF12의 입력단에 연결된다.
일 실시형태에서, 제5 D 트리거 DFF12의 클럭단이 입력한 클럭 신호는 시간 순서가 제일 앞선 클럭 신호 clk[0] 다음의 인접한 클럭 신호 clk[1]이고, 제5 D 트리거 DFF12의 출력단은 제6 D 트리거 DFF13의 입력단에 연결되는 동시에 제5 D 트리거 DFF12의 출력단은 2입력 OR 게이트 OR14의 제1 입력단에 연결된다. 이 밖에, 제6 D 트리거 DFF13의 클럭단이 입력한 클럭 신호는 제5 D 트리거 DFF12 입력 클럭 신호 다음의 인접한 클럭 신호 clk[2]이고, 제6 D 트리거 DFF13의 출력단은 2입력 OR 게이트 OR14의 제2 입력단에 연결되고, 2입력 OR 게이트 OR14의 출력단은 동기화 처리를 거친 클럭 선택 신호 sel[1]을 출력한다.
유사하게, 도 3을 참조하면, 나머지 클럭 선택 신호 sel_0[2]~sel_0[n-1]을 처리하기 위한 II 타입 동기화 처리 유닛과 클럭 선택 신호 sel_0[1]을 처리하기 위한 II 타입 동기화 처리 유닛의 구조는 동일하고, 구별점은, 입력된 클럭 선택 신호가 다르다는 것이며, 이때 직렬된 3개의 D 트리거가 입력한 클럭 신호를 대응되게 조정해야 하는데, 여기서 가장 앞의 D 트리거의 입력 클럭은 모두 clk[0]이고, 중간 위치의 D 트리거의 입력 클럭은 가장 앞의 D 트리거가 입력한 클럭 선택 신호에 대응되는 클럭 신호이며, 가장 마지막의 D 트리거가 입력한 클럭 신호는 중간 위치의 D 트리거가 입력한 클럭 신호 다음의 인접한 클럭 신호이다. 특히, clk[0]을 clk[n-1] 다음의 인접한 클럭 신호로 한다.
동기화 회로(22)의 처리를 거쳐, 클럭 선택 신호 발생 회로(21)가 생성한 클럭 선택 신호 sel_0[0]~sel_0[n-1]은 우선 동일한 클럭 clk[0]에 의해 동기화되어, 모든 클럭 선택 신호가 동기화되어 클럭 선택 신호 사이의 지연을 해소한 후, 각각 다중 클럭을 사용하여 1차 동기화를 수행하여, 상이한 클럭 선택 신호의 상승 에지와 하강 에지를 각각 이와 대응되는 클럭 신호의 상승 에지와 정렬하고, 각각 다중 클럭을 사용하여 2차 동기화를 수행하여, 상이한 클럭 선택 신호의 상승 에지와 하강 에지를 각각 이와 대응되는 클럭 신호의 다음의 클럭의 상승 에지와 정렬하며, 마지막으로 2번의 다중 클럭 동기화 결과에 대해 논리적 연산을 수행하여 한편으로는 동기화 처리를 거친 임의의 인접한 2개의 클럭 선택 신호에서, 이전의 클럭 선택 신호의 하강 에지는 다음의 클럭 선택 신호의 상승 에지와 정렬되고, 클럭 선택 신호의 매끄러운(Seamless) 스위칭을 구현하고, 다른 한편으로는 동기화 처리를 거친 각각의 클럭 선택 신호의 상승 에지는 이와 대응되는 클럭 신호의 상승 에지와 정렬되고, 동기화 처리를 거친 각각의 클럭 선택 신호의 하강 에지는 이와 대응되는 클럭 신호의 다음의 클럭 신호의 상승 에지와 정렬되어, 클럭 스위칭 시각에, 선택 출력된 이전의 클럭과 선택 출력된 다음의 클럭 상태가 동일하여 글리치의 생성을 방지한다. 종합하면, 동기화 처리를 거친 인접한 클럭 선택 신호에서, 이전의 클럭 선택 신호의 상승 에지와 다음의 클럭 선택 신호의 하강 에지가 정렬되고, 클럭 스위칭 시각 이전의 클럭 상태와 다음의 클럭 상태가 동일하기에 출력 클럭이 글리치가 발생하지 않는다.
선택 가능하게, 도 4에 도시된 바와 같이, 본 발명의 다른 실시예가 제공하는 글리치-프리 클럭 스위칭 회로는 클럭 신호 발생 회로(24)를 더 포함하고, 클럭 신호 발생 회로(24)는 다수의 D 트리거를 포함하며, 다수의 D 트리거를 사용하여 스위칭될 다수의 클럭 신호 clk[0]~clk[n-1]을 지연 생성한다. 이런 다수의 클럭 신호는 한편으로는 멀티플렉서의 다중 클럭으로 입력되고, 다른 한편으로는 동기화 회로에 출력되어, 클럭 선택 신호에 대해 동기화 처리를 수행한다.
도 5는 본 발명의 실시예가 제공하는 글리치-프리 클럭 스위칭 회로의 클럭 스위칭 시의 시퀀스 다이어그램이고, 여기서 clk[0]~clk[n-1]은 스위칭될 멀티패스 클럭 신호이며, sel_1[0]~sel_1[n-1]은 동일한 클럭을 사용하여 동기화된 클럭 선택 신호이고, sel_2[0]~sel_2[n-1]은 다중 클럭을 사용하여 1차 동기화된 클럭 선택 신호이며, sel_3[0]~sel_3[n-1]은 다중 클럭을 사용하여 2차 동기화된 클럭 선택 신호이고, sel[0]~sel[n-1]은 동기화 출력된 클럭 선택 신호이며, clk_out는 멀티플렉서가 출력한 클럭 출력 신호이다. 도 5에서, 클럭 선택 신호 sel[n-2] 이 하나의 패스 신호를 예로 들면, sel_1[n-2]의 상승 에지는 clk[0]의 상승 에지와 정렬되고, sel_1[n-2]의 하강 에지는 clk[0]의 상승 에지와 정렬되며, sel_2[n-2]의 상승 에지는 clk[n-2]의 상승 에지와 정렬되고, sel_2[n-2]의 하강 에지는 clk[n-2]의 상승 에지와 정렬되며, sel_3[n-2]의 상승 에지는 clk[n-1]의 상승 에지와 정렬되고, sel_3[n-2]의 하강 에지는 clk[n-1]의 상승 에지와 정렬되며, sel[n-2]의 상승 에지는 clk[n-2]의 상승 에지와 정렬되고, sel[n-2]의 하강 에지는 clk[n-1]의 상승 에지와 정렬되며, 나머지 각 신호는 이런 식으로 유추할 수 있고 마지막으로 clk_out는 클럭 스위칭 시 글리치가 발생하지 않는다.
도 6을 참조하면, 본 발명의 실시예는 앞에서 설명된 글리치-프리 클럭 스위칭 회로에 적용되는 글리치-프리 클럭 스위칭 방법을 제공하고, 상기 방법은 단계 S301 내지 단계 S303을 포함한다.
단계 S301: 클럭 선택 신호 발생 회로가 다수의 클럭 선택 신호를 생성하고, 다수의 클럭 선택 신호를 동기화 회로에 송신한다.
단계 S302: 동기화 회로가 스위칭될 다수의 클럭 신호에 따라 클럭 선택 신호 발생 회로가 생성한 다수의 클럭 선택 신호에 대해 동기화 처리를 수행하여, 처리를 거친 다수의 클럭 선택 신호를 얻는다.
일 실시형태에서, 본 발명은 I 타입 동기화 처리 유닛을 사용하여 시간 순서가 제일 앞선 클럭 신호에 대응되는 클럭 선택 신호에 대해 동기화 처리를 수행하고, 다수의 II 타입 동기화 처리 유닛을 사용하여 각각 시간 순서가 제일 앞선 클럭 신호 다음의 모든 클럭 신호에 대응되는 클럭 선택 신호에 대해 동기화 처리를 수행할 수 있다. 여기서, I 타입 동기화 처리 유닛 및 II 타입 동기화 처리 유닛의 개수의 합은 클럭 선택 신호 발생 회로가 생성한 클럭 선택 신호의 개수와 같다.
단계 S303: 멀티플렉서가 스위칭될 다수의 클럭 신호 및 처리를 거친 다수의 클럭 선택 신호를 수신하고, 클럭 출력 신호를 출력하며, 클럭 출력 신호는 동기화 처리를 거친 유효한 클럭 선택 신호에 대응되는 클럭 신호이다.
상술한 내용은 본 발명의 구체적인 실시형태에 불과하고, 본 발명의 보호 범위가 이에 한정되는 것은 아니며, 본 발명이 개시하는 기술적 범위 내에서 당업자가 용이하게 생각할 수 있는 모든 변경 또는 대체는 본 발명의 범위 내에 속한다. 따라서, 본 발명의 보호 범위는 청구범위의 보호 범위를 기준으로 해야 한다.

Claims (20)

  1. 글리치-프리 클럭 스위칭 회로에 있어서,
    클럭 선택 신호 발생 회로, 동기화 회로 및 멀티플렉서를 포함하되,
    상기 클럭 선택 신호 발생 회로는 다수의 클럭 선택 신호를 생성하고, 상기 클럭 선택 신호의 개수는 스위칭될 다수의 클럭 신호의 개수와 동일하며, 상기 스위칭될 다수의 클럭 신호는 한 세트의 시간 순서가 순차적으로 지연되는 클럭 신호이고, 상기 클럭 선택 신호는 상기 스위칭될 다수의 클럭 신호와 일대일로 대응되며, 임의의 시각에, 하나의 클럭 선택 신호만 유효하고;
    상기 동기화 회로는 스위칭될 다수의 클럭 신호에 따라 상기 클럭 선택 신호 발생 회로가 생성한 다수의 클럭 선택 신호에 대해 동기화 처리를 수행하고, 동기화 처리를 거친 각 클럭 선택 신호는, 임의의 인접한 2개의 클럭 선택 신호에서, 이전의 클럭 선택 신호의 하강 에지는 다음의 클럭 선택 신호의 상승 에지와 정렬되고, 각각의 클럭 선택 신호의 상승 에지는 이와 대응되는 클럭 신호의 상승 에지와 정렬되며, 각각의 클럭 선택 신호의 하강 에지는 이와 대응되는 클럭 신호의 다음의 클럭 신호의 상승 에지와 정렬되는 특성을 충족하며;
    상기 멀티플렉서의 입력단은 스위칭될 다수의 클럭 신호를 입력하고, 상기 멀티플렉서의 제어단은 제어 신호를 입력하며, 상기 제어 신호는 상기 동기화 회로에 의해 동기화 처리를 거친 다수의 클럭 선택 신호이고, 상기 멀티플렉서의 출력단은 클럭 출력 신호를 출력하며, 상기 클럭 출력 신호는 동기화 처리를 거친 유효한 클럭 선택 신호에 대응되는 클럭 신호인 것을 특징으로 하는 글리치-프리 클럭 스위칭 회로.
  2. 제1항에 있어서,
    상기 동기화 회로는, 하나의 I 타입 동기화 처리 유닛 및 다수의 II 타입 동기화 처리 유닛을 포함하고, 상기 I 타입 동기화 처리 유닛과 상기 II 타입 동기화 처리 유닛의 개수의 합은 상기 클럭 선택 신호 발생 회로가 생성한 클럭 선택 신호의 개수와 동일하며,
    상기 I 타입 동기화 처리 유닛은 시간 순서가 제일 앞선 클럭 신호에 대응되는 클럭 선택 신호에 대해 동기화 처리를 수행하고;
    각각의 상기 II 타입 동기화 처리 유닛은 상기 시간 순서가 제일 앞선 클럭 신호 다음의 모든 클럭 신호에 대응되는 클럭 선택 신호에 대해 각각 일대일로 대응되게 동기화 처리를 수행하는 것을 특징으로 하는 글리치-프리 클럭 스위칭 회로.
  3. 제2항에 있어서,
    상기 I 타입 동기화 처리 유닛은,
    직렬 연결된 제1 D 트리거, 제2 D 트리거 및 제3 D 트리거, 및 하나의 2 입력 AND 게이트를 포함하고,
    상기 제1 D 트리거의 입력단 입력 신호는 시간 순서가 제일 앞선 클럭 신호에 대응되는 클럭 선택 신호이며, 상기 제1 D 트리거의 클럭단은 제1 클럭 신호를 입력하고, 상기 제1 클럭 신호는 상기 스위칭될 다수의 클럭 신호의 임의의 하나이며, 상기 제1 D 트리거의 출력단은 상기 제2 D 트리거의 입력단에 연결되고;
    상기 제2 D 트리거의 클럭단은 제2 클럭 신호를 입력하고, 상기 제2 클럭 신호는 시간 순서가 제일 앞선 클럭 신호의 다음의 인접한 클럭 신호이며, 상기 제2 D 트리거의 출력단은 상기 제3 D 트리거의 입력단에 연결되는 동시에 상기 제2 D 트리거의 출력단은 상기 2 입력 AND 게이트의 제1 입력단에 연결되며;
    상기 제3 D 트리거의 클럭단은 제3 클럭 신호를 입력하고, 상기 제3 클럭 신호는 시간 순서가 제일 앞선 클럭 신호이며, 상기 제3 D 트리거의 출력단은 상기 2 입력 AND 게이트의 제2 입력단에 연결되고, 상기 2 입력 AND 게이트의 출력단은 동기화 처리를 거친 클럭 선택 신호를 출력하는 것을 특징으로 하는 글리치-프리 클럭 스위칭 회로.
  4. 제3항에 있어서,
    상기 II 타입 동기화 처리 유닛은,
    직렬 연결된 제4 D 트리거, 제5 D 트리거 및 제6 D 트리거, 및 하나의 2입력 OR 게이트를 포함하고,
    상기 제4 D 트리거의 입력단 입력 신호는 시간 순서가 제일 앞선 클럭 신호 다음의 모든 클럭 신호에 대응되는 클럭 선택 신호 중 임의의 하나이며, 상기 제4 D 트리거의 클럭단은 제4 클럭 신호를 입력하며, 상기 제4 클럭 신호는 상기 제1 클럭 신호와 동일한 클럭 신호이고, 상기 제4 D 트리거의 출력단은 상기 제5 D 트리거의 입력단에 연결되며;
    상기 제5 D 트리거의 클럭단은 제5 클럭 신호를 입력하고, 상기 제5 클럭 신호는 상기 제4 D 트리거가 입력한 클럭 선택 신호에 대응되는 클럭 신호이며, 상기 제5 D 트리거의 출력단은 상기 제6 D 트리거의 입력단에 연결되는 동시에 상기 제5 D 트리거의 출력단은 상기 2입력 OR 게이트의 제1 입력단에 연결되며;
    상기 제6 D 트리거의 클럭단은 제6 클럭 신호를 입력하고, 상기 제6 클럭 신호는 상기 제5 클럭 신호 다음의 인접한 클럭 신호이며, 상기 제6 D 트리거의 출력단은 상기 2입력 OR 게이트의 제2 입력단에 연결되고, 상기 2입력 OR 게이트의 출력단은 동기화 처리를 거친 클럭 선택 신호를 출력하는 것을 특징으로 하는 글리치-프리 클럭 스위칭 회로.
  5. 제3항에 있어서,
    상기 제1 D 트리거의 클럭단은 하나의 동기화 클럭을 입력하고, 상기 동기화 클럭은 스위칭될 다수의 클럭 신호의 임의의 하나인 것을 특징으로 하는 글리치-프리 클럭 스위칭 회로.
  6. 제5항에 있어서,
    상기 동기화 클럭은 시간 순서가 제일 앞선 클럭 신호인 것을 특징으로 하는 글리치-프리 클럭 스위칭 회로.
  7. 제2항에 있어서,
    상기 클럭 선택 신호는 n개이고, 상기 II 타입 동기화 처리 유닛은 n-1개이며, n은 2이상의 정수인 것을 특징으로 하는 글리치-프리 클럭 스위칭 회로.
  8. 제2항에 있어서,
    각각의 상기 II 타입 동기화 처리 유닛의 구조는 동일한 것을 특징으로 하는 글리치-프리 클럭 스위칭 회로.
  9. 제2항에 있어서,
    각각의 상기 II 타입 동기화 처리 유닛이 입력한 클럭 선택 신호는 상이한 것을 특징으로 하는 글리치-프리 클럭 스위칭 회로.
  10. 제4항에 있어서,
    각각의 상기 II 타입 동기화 처리 유닛의 가장 앞의 제4 D 트리거의 입력 클럭은 모두 시간 순서가 제일 앞선 클럭 신호인 것을 특징으로 하는 글리치-프리 클럭 스위칭 회로.
  11. 제4항에 있어서,
    각각의 상기 II 타입 동기화 처리 유닛의 중간 위치의 제5 D 트리거의 입력 클럭은 가장 앞의 제4 D 트리거가 입력한 클럭 선택 신호에 대응되는 클럭 신호인 것을 특징으로 하는 글리치-프리 클럭 스위칭 회로.
  12. 제4항에 있어서,
    각각의 상기 II 타입 동기화 처리 유닛의 가장 마지막의 제6 D 트리거가 입력한 클럭 신호는 중간 위치의 제5 D 트리거가 입력한 클럭 신호 다음의 인접한 클럭 신호인 것을 특징으로 하는 글리치-프리 클럭 스위칭 회로.
  13. 제1항에 있어서,
    상기 스위칭될 다수의 클럭 신호를 생성하기 위한 클럭 신호 발생 회로를 더 포함하는 것을 특징으로 하는 글리치-프리 클럭 스위칭 회로.
  14. 제13항에 있어서,
    상기 클럭 신호 발생 회로는 다수의 D 트리거를 포함하고, 상기 다수의 D 트리거를 사용하여 스위칭될 다수의 클럭 신호를 지연 생성하는 것을 특징으로 하는 글리치-프리 클럭 스위칭 회로.
  15. 제13항에 있어서,
    상기 클럭 신호 발생 회로는 각각 상기 동기화 회로 및 상기 멀티플렉서에 연결되는 것을 특징으로 하는 글리치-프리 클럭 스위칭 회로.
  16. 삭제
  17. 제1항에 있어서,
    상기 클럭 선택 신호 발생 회로는 상기 동기화 회로에 연결되는 것을 특징으로 하는 글리치-프리 클럭 스위칭 회로.
  18. 제1항에 있어서,
    상기 동기화 회로는 상기 멀티플렉서에 연결되는 것을 특징으로 하는 글리치-프리 클럭 스위칭 회로.
  19. 제1항 내지 제15항, 제17항 중 어느 한 항에 따른 글리치-프리 클럭 스위칭 회로에 적용되는 글리치-프리 클럭 스위칭 방법에 있어서,
    상기 방법은,
    클럭 선택 신호 발생 회로가 다수의 클럭 선택 신호를 생성하고, 상기 다수의 클럭 선택 신호를 동기화 회로에 송신하는 단계;
    동기화 회로가 스위칭될 다수의 클럭 신호에 따라 상기 다수의 클럭 선택 신호에 대해 동기화 처리를 수행하여, 처리를 거친 다수의 클럭 선택 신호를 얻는 단계; 및
    멀티플렉서가 상기 스위칭될 다수의 클럭 신호 및 상기 처리를 거친 다수의 클럭 선택 신호를 수신하고, 클럭 출력 신호를 출력하며, 상기 클럭 출력 신호는 동기화 처리를 거친 유효한 클럭 선택 신호에 대응되는 클럭 신호인 단계를 포함하는 것을 특징으로 하는 글리치-프리 클럭 스위칭 방법.
  20. 제19항에 있어서,
    상기 동기화 회로가 스위칭될 다수의 클럭 신호에 따라 상기 클럭 선택 신호 발생 회로가 생성한 다수의 클럭 선택 신호에 대해 동기화 처리를 수행하는 단계는,
    I 타입 동기화 처리 유닛을 사용하여, 시간 순서가 제일 앞선 클럭 신호에 대응되는 클럭 선택 신호에 대해 동기화 처리를 수행하는 단계; 및
    다수의 II 타입 동기화 처리 유닛을 사용하여, 각각 상기 시간 순서가 제일 앞선 클럭 신호 다음의 모든 클럭 신호에 대응되는 클럭 선택 신호에 대해 동기화 처리를 수행하는 단계를 포함하는 것을 특징으로 하는 글리치-프리 클럭 스위칭 방법.
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