JP2003233584A - データ転送装置 - Google Patents
データ転送装置Info
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Abstract
(57)【要約】
【課題】 大規模回路の設計においてもパフ−マンスの
低下をまねくことなく高速なデータ転送を行うデータ転
送装置を提供する。 【解決手段】 複数の面からなるバッファメモリ１１、
１２と、バッファメモリ１１、１２の読み書き動作を制
御するコントロール回路とを備え、コントロール回路の
データ読み出し制御部は、外部インターフェースのデー
タ受け取り完了信号の入力部からデータ出力部までに存
在するレジスタ段数に応じた段数のデータラッチ回路
と、ラッチ動作を制御するラッチコントロール回路とを
備え、ラッチ段数分のデータをバッファメモリ１１、１
２から先読みするよう構成している。
低下をまねくことなく高速なデータ転送を行うデータ転
送装置を提供する。 【解決手段】 複数の面からなるバッファメモリ１１、
１２と、バッファメモリ１１、１２の読み書き動作を制
御するコントロール回路とを備え、コントロール回路の
データ読み出し制御部は、外部インターフェースのデー
タ受け取り完了信号の入力部からデータ出力部までに存
在するレジスタ段数に応じた段数のデータラッチ回路
と、ラッチ動作を制御するラッチコントロール回路とを
備え、ラッチ段数分のデータをバッファメモリ１１、１
２から先読みするよう構成している。
Description
【０００１】
【発明の属する技術分野】本発明は、データ転送に関す
るもので、更に詳しく言えばプリンタ、デジタル複写機
等に用いるデータ転送装置の転送制御に関するものであ
る。
るもので、更に詳しく言えばプリンタ、デジタル複写機
等に用いるデータ転送装置の転送制御に関するものであ
る。
【０００２】
【従来の技術】近年プリンタやデジタル複写機等では、
ＵＳＢやＩＥＥＥ１３９４のような高速シリアルバスイ
ンターフェース等の普及にともない、高速な画像データ
の転送が行われるようになってきている。そのため、外
部インターフェースの高速化に伴い、内部バスにおいて
も高速のデータ転送が必要となってきている。一方、回
路の大規模化が進むにつれ、半導体回路の製造プロセス
の微細化が進み、配線遅延等の問題で、回路設計が難し
くなってきている。配線遅延を考慮して同期設計を行う
ために、メモリモジュール等の他ブロックとの物理的配
置位置に制約ができることを考慮して、各モジュールの
入出力段でレジスタを挿入することがよく行われる。
ＵＳＢやＩＥＥＥ１３９４のような高速シリアルバスイ
ンターフェース等の普及にともない、高速な画像データ
の転送が行われるようになってきている。そのため、外
部インターフェースの高速化に伴い、内部バスにおいて
も高速のデータ転送が必要となってきている。一方、回
路の大規模化が進むにつれ、半導体回路の製造プロセス
の微細化が進み、配線遅延等の問題で、回路設計が難し
くなってきている。配線遅延を考慮して同期設計を行う
ために、メモリモジュール等の他ブロックとの物理的配
置位置に制約ができることを考慮して、各モジュールの
入出力段でレジスタを挿入することがよく行われる。
【０００３】
【発明が解決しようとする課題】しかしながら、データ
パス（経路）中のレジスタ段数が増加すると、内部バス
インターフェースがデータを要求してから、実際に内部
バスインターフェースにメモリからデータを用意できる
までの遅延が増加し、特に内部バスインターフェースが
ハンドシェークで転送を行っている場合などは、データ
の転送効率が悪化してしまうという問題がある。本発明
は上記の問題点を解決するためになされたもので、大規
模回路の設計においてもパフォ−マンスの低下をまねく
ことなく十分高速なデータ転送を行うデータ転送装置を
提供することを目的とする。
パス（経路）中のレジスタ段数が増加すると、内部バス
インターフェースがデータを要求してから、実際に内部
バスインターフェースにメモリからデータを用意できる
までの遅延が増加し、特に内部バスインターフェースが
ハンドシェークで転送を行っている場合などは、データ
の転送効率が悪化してしまうという問題がある。本発明
は上記の問題点を解決するためになされたもので、大規
模回路の設計においてもパフォ−マンスの低下をまねく
ことなく十分高速なデータ転送を行うデータ転送装置を
提供することを目的とする。
【０００４】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１記載のデータ転送装置では、バッファメ
モリと、該バッファメモリの読み書き動作を制御するコ
ントロール回路とを備え、該コントロール回路のデータ
読み出し制御部は、外部インターフェースのデータ受け
取り完了信号の入力部からデータ出力部までに存在する
レジスタ段数に応じた段数のデータラッチ回路と、前記
ラッチ動作を制御するラッチコントロール回路とを備
え、ラッチ段数分のデータをバッファメモリから先読み
するよう構成したことを最も主要な特徴とする。また、
請求項２記載の発明では、請求項１記載のデータ転送装
置において、前記コントロール回路のデータ読み出し制
御部は、少なくとも２つ以上の外部とのインターフェー
スを備えたことを主要な特徴とする。また、請求項３記
載の発明では、請求項１または２記載のデータ転送装置
において、使用する前記データラッチ回路の段数を外部
から設定する機構を有し、要求性能に応じて先読み段数
を選択可能にしたことを主要な特徴とする。また、請求
項４記載の発明では、請求項３のデータ転送装置におい
て、使用しないデータラッチ回路へのクロックを停止す
るよう構成したことを主要な特徴とする。また、請求項
５記載の発明では、請求項１または２記載のデータ転送
装置において、外部インターフェースのデータ受け取り
完了頻度を検出する頻度検出回路を設け、検出した頻度
に応じて使用するデータラッチ回路の段数を決定し、先
読み段数を選択可能にしたことを主要な特徴とする。そ
して、請求項６記載の発明では、請求項１または２のデ
ータ転送装置において、使用しないデータラッチ回路へ
のクロックを停止するよう構成したことを主要な特徴と
する。
めに、請求項１記載のデータ転送装置では、バッファメ
モリと、該バッファメモリの読み書き動作を制御するコ
ントロール回路とを備え、該コントロール回路のデータ
読み出し制御部は、外部インターフェースのデータ受け
取り完了信号の入力部からデータ出力部までに存在する
レジスタ段数に応じた段数のデータラッチ回路と、前記
ラッチ動作を制御するラッチコントロール回路とを備
え、ラッチ段数分のデータをバッファメモリから先読み
するよう構成したことを最も主要な特徴とする。また、
請求項２記載の発明では、請求項１記載のデータ転送装
置において、前記コントロール回路のデータ読み出し制
御部は、少なくとも２つ以上の外部とのインターフェー
スを備えたことを主要な特徴とする。また、請求項３記
載の発明では、請求項１または２記載のデータ転送装置
において、使用する前記データラッチ回路の段数を外部
から設定する機構を有し、要求性能に応じて先読み段数
を選択可能にしたことを主要な特徴とする。また、請求
項４記載の発明では、請求項３のデータ転送装置におい
て、使用しないデータラッチ回路へのクロックを停止す
るよう構成したことを主要な特徴とする。また、請求項
５記載の発明では、請求項１または２記載のデータ転送
装置において、外部インターフェースのデータ受け取り
完了頻度を検出する頻度検出回路を設け、検出した頻度
に応じて使用するデータラッチ回路の段数を決定し、先
読み段数を選択可能にしたことを主要な特徴とする。そ
して、請求項６記載の発明では、請求項１または２のデ
ータ転送装置において、使用しないデータラッチ回路へ
のクロックを停止するよう構成したことを主要な特徴と
する。
【０００５】
【発明の実施の形態】以下、図面により本発明の実施の
形態を詳細に説明する。図１は本発明の第一の実施例を
示すデータ転送装置の構成図である。本実施例では、説
明を解り易くするため、図示しない入出力機器内、例え
ばプリンタ、に組み込まれ、外部からトランシーバ等を
経由して、例えばパーソナルコンピュータから送り込ま
れたデータを、入出力装置内部に転送する動作を想定し
ている。また、外部という表現は特別に断りが無い場合
は、本転送装置の外部モジュールを意味し、それは入出
力機器から見たパーソナルコンピュータのような外部ホ
ストではなく、逆に入出力装置内部にある別のモジュー
ルの意味である。メモリ１１、１２は複数のバッファメ
モリを表している。このメモリ１１、１２には図示しな
い書き込み回路により、ホストから受け取って、外部
（例えばプリンタのバッファ）へ転送すべきデータが書
き込まれるようになっている。また、メモリ１１、１２
は片方ずつを交互に使用するようになっており、片方の
メモリが書き込みフルで、もう片方がすべて読み出し済
の状態になるとメモリの面の切り替え動作が発生する。
外部とのインターフェースは、転送動作イネーブル信号
のＫＩＣＫ、転送要求信号のＲＥＱ、データ受信完了信
号のＡＣＫ、およびデータバスから構成される。ここ
で、図中、１３はコントローラを、１４はカウンタ、１
５はＭＵＸ（マルチプレクサ）、１６はラッチを示して
いる。また、Ｒと示したのはデータが受け取られるま
で、データを一次的に保持しておくレジスタである。
形態を詳細に説明する。図１は本発明の第一の実施例を
示すデータ転送装置の構成図である。本実施例では、説
明を解り易くするため、図示しない入出力機器内、例え
ばプリンタ、に組み込まれ、外部からトランシーバ等を
経由して、例えばパーソナルコンピュータから送り込ま
れたデータを、入出力装置内部に転送する動作を想定し
ている。また、外部という表現は特別に断りが無い場合
は、本転送装置の外部モジュールを意味し、それは入出
力機器から見たパーソナルコンピュータのような外部ホ
ストではなく、逆に入出力装置内部にある別のモジュー
ルの意味である。メモリ１１、１２は複数のバッファメ
モリを表している。このメモリ１１、１２には図示しな
い書き込み回路により、ホストから受け取って、外部
（例えばプリンタのバッファ）へ転送すべきデータが書
き込まれるようになっている。また、メモリ１１、１２
は片方ずつを交互に使用するようになっており、片方の
メモリが書き込みフルで、もう片方がすべて読み出し済
の状態になるとメモリの面の切り替え動作が発生する。
外部とのインターフェースは、転送動作イネーブル信号
のＫＩＣＫ、転送要求信号のＲＥＱ、データ受信完了信
号のＡＣＫ、およびデータバスから構成される。ここ
で、図中、１３はコントローラを、１４はカウンタ、１
５はＭＵＸ（マルチプレクサ）、１６はラッチを示して
いる。また、Ｒと示したのはデータが受け取られるま
で、データを一次的に保持しておくレジスタである。
【０００６】図２は、ラッチ回路がない場合の動作をあ
らわすタイミングチャートである。転送動作イネーブル
信号のＫＩＣＫがアサートされたのを受けて、２０１の
タイミングで転送要求信号のＲＥＱと有効データが出力
される。外部ではこの有効データを受け取った後、デー
タ受信完了信号のＡＣＫを１パルスアサートする。２０
２のタイミングの受信完了をうけて、次のデータを用意
するために、カウンタのイネーブル信号１０１をアサー
トし、５ＣＬＫ後にデータの準備ができるため、２０３
のタイミングでＲＥＱをアサートし、データを出力す
る。これに対し、図３は第一の実施例での先読み動作を
あらわすタイミングチャートである。まずはじめに、３
０１のタイミングでバッファメモリ（メモリ１１、１
２）の面の切替動作が発生する。それに応じて３０２か
ら３０３の間に先読み動作を行うためのカウントイネー
ブル信号１０１がアクティブになる。１０１がアクティ
ブになることで、メモリのアドレスがインクリメントさ
れ、メモリ１１、１２からデータが読み出される。コン
トローラ１３はあらかじめ遅延量を知っていて、データ
が到達するタイミングにあわせて、１０２、１０３、１
０４のラッチイネーブル信号を生成する。先読み動作が
３０４のタイミングで完了した後、転送動作イネーブル
信号のＫＩＣＫがアサートされたのを受けて転送動作を
開始する。３０５のタイミングでデータの受信完了信号
が戻ってきたのを受けて、出力段のマルチプレクサを切
り替えると、先読みされていた次のデータの出力が可能
となる。この動作と並行して、メモリ１１、１２からの
次のデータの読み出しをおこない、ラッチ１６にデータ
を補充する。ただし、データの受信完了信号を受け取っ
た後、データが出てくるまでには遅延があるため、外部
インターフェースの転送能力に応じてラッチされたデー
タが空になることがないように、ラッチ１６の段数（本
実施例では３段）を設けておく必要がある。
らわすタイミングチャートである。転送動作イネーブル
信号のＫＩＣＫがアサートされたのを受けて、２０１の
タイミングで転送要求信号のＲＥＱと有効データが出力
される。外部ではこの有効データを受け取った後、デー
タ受信完了信号のＡＣＫを１パルスアサートする。２０
２のタイミングの受信完了をうけて、次のデータを用意
するために、カウンタのイネーブル信号１０１をアサー
トし、５ＣＬＫ後にデータの準備ができるため、２０３
のタイミングでＲＥＱをアサートし、データを出力す
る。これに対し、図３は第一の実施例での先読み動作を
あらわすタイミングチャートである。まずはじめに、３
０１のタイミングでバッファメモリ（メモリ１１、１
２）の面の切替動作が発生する。それに応じて３０２か
ら３０３の間に先読み動作を行うためのカウントイネー
ブル信号１０１がアクティブになる。１０１がアクティ
ブになることで、メモリのアドレスがインクリメントさ
れ、メモリ１１、１２からデータが読み出される。コン
トローラ１３はあらかじめ遅延量を知っていて、データ
が到達するタイミングにあわせて、１０２、１０３、１
０４のラッチイネーブル信号を生成する。先読み動作が
３０４のタイミングで完了した後、転送動作イネーブル
信号のＫＩＣＫがアサートされたのを受けて転送動作を
開始する。３０５のタイミングでデータの受信完了信号
が戻ってきたのを受けて、出力段のマルチプレクサを切
り替えると、先読みされていた次のデータの出力が可能
となる。この動作と並行して、メモリ１１、１２からの
次のデータの読み出しをおこない、ラッチ１６にデータ
を補充する。ただし、データの受信完了信号を受け取っ
た後、データが出てくるまでには遅延があるため、外部
インターフェースの転送能力に応じてラッチされたデー
タが空になることがないように、ラッチ１６の段数（本
実施例では３段）を設けておく必要がある。
【０００７】図４は第二の実施例のデータ転送装置の構
成図を、図５はその動作を示すものである。外部に対す
るインターフェースは、それぞれ第一の実施例で示した
ものと同じとする。図４のように、各々の外部インター
フェースコントローラ１３および１７からは、アドレス
カウンタ用のイネーブル信号４０１、４０２、ラッチ回
路のラッチ１６のタイミングを示す４０５、４０６、出
力データを切り替えるタイミングを示す４０３、４０４
が出力される。ここで、図中、１８はリードカウンタ、
１９はライトコントローラを示す。図５を用いて動作を
説明すると、最初は、転送動作イネーブル信号のＫＩＣ
Ｋ１がアサートされ、第一の実施例の記載と同様の動作
をおこなう。途中５０１のタイミングでＫＩＣＫ１がデ
ィアサートされ、４０１、４０３、４０５の各イネーブ
ル信号が停止し、最後のデータがラッチされた状態で動
作が停止する。５０２のタイミングでＫＩＣＫ２がアサ
ートされると、ＲＥＱ２がアサートされ、第一の実施例
記載と同様の動作が開始される。このとき、アドレスカ
ウンタ１４、リードカウンタ１８、ライトコントローラ
１９の状態は前回の転送のまま保持されており、また、
データパスもラッチ１６よりも後段で分岐しているた
め、前回の転送した次のデータから転送が始まる。次
に、第三の実施例であるデータ転送装置を、図６および
図７を用いて説明する。図６は第三の実施例の構成図を
示している。外部からデータラッチ（ラッチ１６）の段
数を指定するラッチ段数設定レジスタ２０が設けられて
おり、その設定値に応じてリードカウンタ１８及びライ
トコントローラ１９の動作が規定される。図７（ａ）
は、レジスタ２０の設定値に対するリードカウンタ１８
の取りうる値を示している。また図７（ｂ）は、レジス
タ２０の設定値に対して各ラッチイネーブル信号が出力
されるか否かを示している。本実施例では３段のラッチ
１６を持っているとする。外部においてデータ転送のパ
フォーマンスが必要である場合は、ラッチ段数設定レジ
スタ２０に３という値を設定すると、図７（ｂ）のよう
に、ライトコントローラ１９からは６０８、６０９、６
１０の３つのイネーブル信号が順次繰り返しアクティブ
になる。このとき、リードカウンタ１８は図７（ａ）の
ように０、１、２の３つの値をとるため、第２例の実施
例で示したのと同様の動作となる。また、例えば外部の
インターフェースで転送スピードが高速である必要がな
い場合に、ラッチ段数設定レジスタ２０に値１を設定し
たとする。このときライトコントローラ１９は図７
（ｂ）のように、６０８しかアクティブにならない。ま
た、リードカウンタ１８も値０しかとらない。このとき
連続読み出しを行おうとすると、ラッチデータが間に合
わないため、待ち動作が間に入ることになる。
成図を、図５はその動作を示すものである。外部に対す
るインターフェースは、それぞれ第一の実施例で示した
ものと同じとする。図４のように、各々の外部インター
フェースコントローラ１３および１７からは、アドレス
カウンタ用のイネーブル信号４０１、４０２、ラッチ回
路のラッチ１６のタイミングを示す４０５、４０６、出
力データを切り替えるタイミングを示す４０３、４０４
が出力される。ここで、図中、１８はリードカウンタ、
１９はライトコントローラを示す。図５を用いて動作を
説明すると、最初は、転送動作イネーブル信号のＫＩＣ
Ｋ１がアサートされ、第一の実施例の記載と同様の動作
をおこなう。途中５０１のタイミングでＫＩＣＫ１がデ
ィアサートされ、４０１、４０３、４０５の各イネーブ
ル信号が停止し、最後のデータがラッチされた状態で動
作が停止する。５０２のタイミングでＫＩＣＫ２がアサ
ートされると、ＲＥＱ２がアサートされ、第一の実施例
記載と同様の動作が開始される。このとき、アドレスカ
ウンタ１４、リードカウンタ１８、ライトコントローラ
１９の状態は前回の転送のまま保持されており、また、
データパスもラッチ１６よりも後段で分岐しているた
め、前回の転送した次のデータから転送が始まる。次
に、第三の実施例であるデータ転送装置を、図６および
図７を用いて説明する。図６は第三の実施例の構成図を
示している。外部からデータラッチ（ラッチ１６）の段
数を指定するラッチ段数設定レジスタ２０が設けられて
おり、その設定値に応じてリードカウンタ１８及びライ
トコントローラ１９の動作が規定される。図７（ａ）
は、レジスタ２０の設定値に対するリードカウンタ１８
の取りうる値を示している。また図７（ｂ）は、レジス
タ２０の設定値に対して各ラッチイネーブル信号が出力
されるか否かを示している。本実施例では３段のラッチ
１６を持っているとする。外部においてデータ転送のパ
フォーマンスが必要である場合は、ラッチ段数設定レジ
スタ２０に３という値を設定すると、図７（ｂ）のよう
に、ライトコントローラ１９からは６０８、６０９、６
１０の３つのイネーブル信号が順次繰り返しアクティブ
になる。このとき、リードカウンタ１８は図７（ａ）の
ように０、１、２の３つの値をとるため、第２例の実施
例で示したのと同様の動作となる。また、例えば外部の
インターフェースで転送スピードが高速である必要がな
い場合に、ラッチ段数設定レジスタ２０に値１を設定し
たとする。このときライトコントローラ１９は図７
（ｂ）のように、６０８しかアクティブにならない。ま
た、リードカウンタ１８も値０しかとらない。このとき
連続読み出しを行おうとすると、ラッチデータが間に合
わないため、待ち動作が間に入ることになる。
【０００８】次に第四のデータ転送装置の実施例を図８
に示す。基本的な動作は第三実施例と同様である。ライ
トコントローラ１９から、各ラッチ１６回路のレジスタ
に入力されるクロックのマスク信号８１４、８１５、８
１６が出力される。ラッチ段数設定レジスタ２０に３と
いう値を設定すると、図７（ｂ）のように、ライトコン
トローラ１９からは６０８、６０９、６１０の３つのイ
ネーブル信号が順次繰り返しアクティブになると同時
に、クロックのマスク信号８１４、８１５、８１６の３
つともアクティブになる。また、レジスタ２０に値１を
設定したときは、ライトコントローラは図７（ｂ）のよ
うに、６０８しかアクティブにならず、このときのクロ
ックのマスク信号は８１４しかアクティブにならない。
もしデータのバス幅が６４ビットで、ラッチ段数設定レ
ジスタ２０の設定値が値１である場合は、クロックがマ
スクされるラッチ回路１６のレジスタの数は、１２８個
となる。このようにパフォーマンスが必要とされない場
合は、消費電力を抑えることができる。次に第五のデー
タ転送装置の実施例を図９に示す。頻度検出回路２１は
データ転送の発生状態を検出する回路で、ある時間期間
内においてデータ受信完了信号のＡＣＫが何回発生した
かを監視して、任意のスレッショールドで分類すること
により、転送途中における要求性能を決定するための回
路である。本実施例では転送の要求性能を３段階に分類
するものとする。頻度検出回路２１にて決定された値に
応じてデータラッチの段数が決定される。このときの動
作は、第三の実施例の記載内容と同じである。
に示す。基本的な動作は第三実施例と同様である。ライ
トコントローラ１９から、各ラッチ１６回路のレジスタ
に入力されるクロックのマスク信号８１４、８１５、８
１６が出力される。ラッチ段数設定レジスタ２０に３と
いう値を設定すると、図７（ｂ）のように、ライトコン
トローラ１９からは６０８、６０９、６１０の３つのイ
ネーブル信号が順次繰り返しアクティブになると同時
に、クロックのマスク信号８１４、８１５、８１６の３
つともアクティブになる。また、レジスタ２０に値１を
設定したときは、ライトコントローラは図７（ｂ）のよ
うに、６０８しかアクティブにならず、このときのクロ
ックのマスク信号は８１４しかアクティブにならない。
もしデータのバス幅が６４ビットで、ラッチ段数設定レ
ジスタ２０の設定値が値１である場合は、クロックがマ
スクされるラッチ回路１６のレジスタの数は、１２８個
となる。このようにパフォーマンスが必要とされない場
合は、消費電力を抑えることができる。次に第五のデー
タ転送装置の実施例を図９に示す。頻度検出回路２１は
データ転送の発生状態を検出する回路で、ある時間期間
内においてデータ受信完了信号のＡＣＫが何回発生した
かを監視して、任意のスレッショールドで分類すること
により、転送途中における要求性能を決定するための回
路である。本実施例では転送の要求性能を３段階に分類
するものとする。頻度検出回路２１にて決定された値に
応じてデータラッチの段数が決定される。このときの動
作は、第三の実施例の記載内容と同じである。
【０００９】第六のデータ転送装置の実施例を図１０に
示す。基本的な動作は第五の実施例と同様である。ライ
トコントローラ１９から、各ラッチ１６の回路のレジス
タに入力されるクロックのマスク信号１０１４、１０１
５、１０１６が出力される。頻度検出回路２１に３とい
う値が設定されると、ライトコントローラ１９からは１
００８、１００９、１０１０の３つのイネーブル信号が
順次繰り返しアクティブになると同時に、クロックのマ
スク信号１０１４、１０１５、１０１６の３つともアク
ティブになる。また、頻度検出回路２１に値１が設定さ
れたときは、ライトコントローラ１９は、１００８しか
アクティブにならず、このときのクロックのマスク信号
は１０１４しかアクティブにならない。もしデータのバ
ス幅が６４ビットで、頻度検出回路２１の設定値が１で
ある場合は、クロックがマスクされるレジスタの数は、
１２８個となる。このようにパフォーマンスが必要とさ
れない場合は、消費電力を抑えることができる。なお、
これまでの実施例では、外部モジュールとの連携におい
て稼動するデータ転送装置を説明してきたが、本発明は
これに限定されるものではなく、データパスに複数のレ
ジスタが存在するようなデータ転送装置に広く適応でき
るものである。
示す。基本的な動作は第五の実施例と同様である。ライ
トコントローラ１９から、各ラッチ１６の回路のレジス
タに入力されるクロックのマスク信号１０１４、１０１
５、１０１６が出力される。頻度検出回路２１に３とい
う値が設定されると、ライトコントローラ１９からは１
００８、１００９、１０１０の３つのイネーブル信号が
順次繰り返しアクティブになると同時に、クロックのマ
スク信号１０１４、１０１５、１０１６の３つともアク
ティブになる。また、頻度検出回路２１に値１が設定さ
れたときは、ライトコントローラ１９は、１００８しか
アクティブにならず、このときのクロックのマスク信号
は１０１４しかアクティブにならない。もしデータのバ
ス幅が６４ビットで、頻度検出回路２１の設定値が１で
ある場合は、クロックがマスクされるレジスタの数は、
１２８個となる。このようにパフォーマンスが必要とさ
れない場合は、消費電力を抑えることができる。なお、
これまでの実施例では、外部モジュールとの連携におい
て稼動するデータ転送装置を説明してきたが、本発明は
これに限定されるものではなく、データパスに複数のレ
ジスタが存在するようなデータ転送装置に広く適応でき
るものである。
【００１０】
【発明の効果】以上説明したように、請求項１によれ
ば、データパスでのレジスタの段数が増えても、外部イ
ンターフェースに対するデータの転送を、ラッチを用い
て先読みするので、外部インターフェースが持っている
転送能力を十分に使い切ることができる。請求項２によ
れば、外的な理由で片方のデータ転送が不能となった場
合に、先読みの機能を有したままで、データの欠落を起
こさずに別のインターフェースから読み出すことができ
る。請求項３、４によれば、外部インターフェース側に
対して最適な内部動作とすることで、消費電力の低減を
図ることができる。請求項５、６によれば、自動で転送
パフォーマンスを検出できるため、ユーザーの操作を簡
単にできる。また、動的に変化するため、無駄なく消費
電力の低減ができる。
ば、データパスでのレジスタの段数が増えても、外部イ
ンターフェースに対するデータの転送を、ラッチを用い
て先読みするので、外部インターフェースが持っている
転送能力を十分に使い切ることができる。請求項２によ
れば、外的な理由で片方のデータ転送が不能となった場
合に、先読みの機能を有したままで、データの欠落を起
こさずに別のインターフェースから読み出すことができ
る。請求項３、４によれば、外部インターフェース側に
対して最適な内部動作とすることで、消費電力の低減を
図ることができる。請求項５、６によれば、自動で転送
パフォーマンスを検出できるため、ユーザーの操作を簡
単にできる。また、動的に変化するため、無駄なく消費
電力の低減ができる。
【図１】第一の実施例を示すデータ転送装置の構成図で
ある。
ある。
【図２】ラッチ回路がない場合の動作を説明するタイミ
ングチャートである。
ングチャートである。
【図３】第一の実施例での先読み動作を説明するタイミ
ングチャートである。
ングチャートである。
【図４】第二の実施例を示すデータ転送装置の構成図で
ある。
ある。
【図５】第二の実施例におけるデータ転送装置の動作を
説明するタイミングチャートである。
説明するタイミングチャートである。
【図６】第三の実施例を示すデータ転送装置の構成図で
ある。
ある。
【図７】レジスタの設定値と対応する信号の有無を説明
する図である。
する図である。
【図８】第四の実施例を示すデータ転送装置の構成図で
ある。
ある。
【図９】第五の実施例を示すデータ転送装置の構成図で
ある。
ある。
【図１０】第六の実施例を示すデータ転送装置の構成図
である。
である。
１１、１２ メモリ（バッファメモリ）、１３ コント
ローラ、１６ ラッチ、 ２０ ラッチ段数設定レジス
タ
ローラ、１６ ラッチ、 ２０ ラッチ段数設定レジス
タ
Claims (6)
- 【請求項１】 バッファメモリと、該バッファメモリの
読み書き動作を制御するコントロール回路とを備え、該
コントロール回路のデータ読み出し制御部は、外部イン
ターフェースのデータ受け取り完了信号の入力部からデ
ータ出力部までに存在するレジスタ段数に応じた段数の
データラッチ回路と、該データラッチ回路のラッチ動作
を制御するラッチコントロール回路とを備え、ラッチ段
数分のデータをバッファメモリから先読みするよう構成
したことを特徴とするデータ転送装置。 - 【請求項２】 前記コントロール回路のデータ読み出し
制御部は、少なくとも２つ以上の外部とのインターフェ
ースを備えたことを特徴とする請求項１記載のデータ転
送装置。 - 【請求項３】 使用する前記データラッチ回路の段数を
外部から設定する機構を有し、要求性能に応じて先読み
段数を選択可能としたことを特徴とする請求項１または
２記載のデータ転送装置。 - 【請求項４】 使用しないデータラッチ回路へのクロッ
クを停止するよう構成したことを特徴とする請求項３に
記載のデータ転送装置。 - 【請求項５】 外部インターフェースのデータ受け取り
完了頻度を検出する頻度検出回路を設け、検出した頻度
に応じて使用するデータラッチ回路の段数を決定し、先
読み段数を選択可能にしたことを特徴とする請求項１ま
たは２記載のデータ転送装置。 - 【請求項６】 請求項１または２において、使用しない
データラッチ回路へのクロックを停止するよう構成した
ことを特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002034613A JP2003233584A (ja) | 2002-02-12 | 2002-02-12 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002034613A JP2003233584A (ja) | 2002-02-12 | 2002-02-12 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003233584A true JP2003233584A (ja) | 2003-08-22 |
Family
ID=27777058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002034613A Withdrawn JP2003233584A (ja) | 2002-02-12 | 2002-02-12 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003233584A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101047380B (zh) * | 2006-03-27 | 2010-09-29 | 富士通半导体股份有限公司 | 共用输入/输出端子控制电路 |
| JP2013054748A (ja) * | 2011-09-02 | 2013-03-21 | Apple Inc | オーディオインターフェイス用のゼロ遅延のスレーブモード送信 |
-
2002
- 2002-02-12 JP JP2002034613A patent/JP2003233584A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101047380B (zh) * | 2006-03-27 | 2010-09-29 | 富士通半导体股份有限公司 | 共用输入/输出端子控制电路 |
| JP2013054748A (ja) * | 2011-09-02 | 2013-03-21 | Apple Inc | オーディオインターフェイス用のゼロ遅延のスレーブモード送信 |
| US8718806B2 (en) | 2011-09-02 | 2014-05-06 | Apple Inc. | Slave mode transmit with zero delay for audio interface |
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