JP2013054748A - オーディオインターフェイス用のゼロ遅延のスレーブモード送信 - Google Patents

Abstract

【課題】ゼロ遅延のスレーブ送信モードのための方法及び装置を提供する。
【解決手段】装置は、マスター・スレーブ構成で動作する第１及び第２の機能的ユニットを備えている。これら第１及び第２の機能的ユニットは、各々、マスター及びスレーブとして動作する。第１の機能的ユニットは、クロック及びフレーミング信号を第２の機能的ユニットへ搬送する。第２の機能的ユニットは、バッファ、及びバッファに結合された入力を有するマルチプレクサを含む。デジタルオーディオデータがバッファにプリフェッチされる。第２の機能的ユニットのコントローラは、フレーミング信号のアサーションを検出すると、マルチプレクサに与えられる選択信号の状態を変化させる。それに応答して、マルチプレクサは、送信されるべきデータの次のフレームをバッファから受け取るように結合された入力を選択する。
【選択図】図１

Description

本発明は、デジタルシステムに関し、より特定すれば、デジタルシステムにおけるオーディオ情報の送信に関する。

近年、デジタルオーディオを利用する入手可能な装置の数が急激に増加している。そのような装置は、とりわけ、スマートホン、ポータブル音楽プレーヤ、タブレットコンピュータ、及びラップトップコンピュータを含む。このため、（他の装置内に又は他の装置に関連して）デジタルオーディオ信号を送信及び受信する集積回路（ＩＣ）のためのバス及びインターフェイス規格が使用されている。

そのようなバスの１つは、Ｉ²Ｓ（インターＩＣサウンド）バスで、デジタルオーディオ装置を互いに結合するシリアルバスである。別の形式のバスは、マルチチャンネルオーディオ（ＭＣＡ）バスで、その開発は、Ｉ²Ｓバスと、サンプルされたアナログ信号をデジタルで表すパルスコード変調（ＰＣＭ）とによって影響を受ける。

ＭＣＡバス規格は、フレーミング信号、クロック信号及びデータ信号のための信号接続を含む。更に、ＭＣＡバス規格は、マスター及びスレーブとして指定された装置が互いにデータを交換できるような種々のモードを含む。１つの特定のモードでは、マスター装置がフレーミング信号及びクロック信号をスレーブ装置へ送信し、スレーブは、それに応答して、データをマスターに返送する。

ゼロ遅延のスレーブ送信モードのための方法及び装置が開示される。１つの実施形態において、装置は、マスター・スレーブ構成で動作する第１の機能的ユニットと第２の機能的ユニットを備え、第１の機能的ユニットは、マスターとして動作し、そして第２の機能的ユニットは、スレーブとして動作する。第１の機能的ユニットは、クロック及びフレーミング信号を第２の機能的ユニットへ搬送する。第２の機能的ユニットは、バッファと、このバッファに結合された第１及び第２の入力を有するマルチプレクサとを含む。デジタルオーディオ信号がバッファにプリフェッチされる。第２の機能的ユニットのコントローラは、フレーミング信号のアサーションを検出すると、マルチプレクサに与えられる選択信号の状態を変化させる。選択信号の状態変化に応答して、マルチプレクサは、送信されるべき次のデータフレームに対応するバッファ位置に結合された入力を選択する。フレームの第１ビットは、フレーミング信号のアサーションが検出された同じクロックサイクルに送信される。

１つの実施形態において、方法は、マスターユニットがクロック及びフレーミング信号をスレーブユニットへ搬送することを含む。スレーブユニットは、デジタルオーディオデータのフレームがフェッチされるバッファを含む。スレーブユニットは、更に、バッファからデータを受け取るように結合された複数の入力を有するマルチプレクサを含む。この方法は、更に、スレーブユニットがフレーミング信号のアサーションを検出することも含む。フレーミング信号のアサーションを検出するのに応答して、マルチプレクサは、送信されるべき次のデータフレームの少なくとも第１ビットを受信するように結合されたその入力を選択する。次のデータフレームの第１ビットは、フレーミング信号のアサーションが検出されたクロック信号の同じサイクル中に、マルチプレクサからマスターユニットへ送信される。

種々の実施形態において、第１の機能的ユニット（例えば、オーディオインターフェイスユニット）は、バスにより第２の機能的ユニット（例えば、デジタルオーディオデータを記憶するメモリに結合されたメモリコントローラ）に結合される。バスは、クロック信号を搬送するための第１の信号ラインと、フレーミング信号を搬送するための第２の信号ラインと、データを搬送するための第３の信号ラインとを含む。データは、第１の機能的ユニットと第２の機能的ユニットとの間をシリアルに転送される。更に、データは、最上位ビットから始めて、フレームで送信される。各フレームは、オーディオチャンネルに対応するオーディオデータを含む。１つの実施形態において、スレーブとして動作する第２の機能的ユニットは、第１のオーディオチャンネルに対応するオーディオデータの第１フレームと、それに続いて、次のオーディオチャンネルに対応するオーディオデータの第２フレームを連続的に送信する。

以下、添付図面を参照して、本発明を詳細に説明する。

マスターとして動作するように構成された第１の機能的ユニット及びスレーブとして動作するように構成された第２の機能的ユニットを含む集積回路（ＩＣ）の一実施形態のブロック図である。 オーディオインターフェイスを含むＩＣの一実施形態のブロック図である。 データフレームの送信及びゼロ遅延スレーブ送信モードでの動作を示すタイミング図である。 ゼロ遅延スレーブ送信モードでデータを送信するための方法の一実施形態を示すフローチャートである。 システムの一実施形態のブロック図である。

本発明は、種々の変更を受けそして別の形態でも実施できるが、その特定の実施形態を一例として添付図面に示して以下に詳細に説明する。しかしながら、添付図面及び詳細な説明は、本発明を、ここに開示する特定の形態に限定するものではなく、本発明は、特許請求の範囲に規定される本発明の精神及び範囲内に入る全ての変更、等効物及び代替え物を網羅することを理解されたい。ここに使用する見出しは、編成上の目的に過ぎず、説明の範囲を限定するためのものではない。又、本出願全体にわたって使用される「〜してもよい(may)」という語は、許すという意味（即ち、〜の潜在性があるという意味）で使用されるもので、強制の意味（即ち、〜しなければならないという意味）ではない。同様に、「含む(include)」、「含んでいる(including)」及び「含む(includes)」という語は、含むことを意味するが、それに限定されない。

種々のユニット、回路又は他のコンポーネントは、１つ又は複数のタスクを遂行するように「構成される」ものとして述べる。この点について、「構成される」とは、動作中に１つ又は複数のタスクを遂行する「回路を有する」ことを一般的に意味する構造を広く表現するものである。従って、ユニット／回路／コンポーネントは、そのユニット／回路／コンポーネントが現在オンでなくても、タスクを遂行するように構成することができる。一般的に、「構成される」に対応する構造を形成する回路は、ハードウェア回路を含む。同様に、種々のユニット／回路／コンポーネントは、説明の便宜上、１つ又は複数のタスクを遂行するものとして説明されてもよい。そのような説明は、「構成される」という句を含むものと解釈されねばならない。１つ以上のタスクを遂行するように構成されたユニット／回路／コンポーネントを表現する場合に、そのユニット／回路／コンポーネントに関して３５Ｕ.Ｓ.Ｃ.§１１２、第６節の解釈を引用しないことが明確に意図される。

集積回路の実施形態
図１は、集積回路（ＩＣ）の一実施形態の簡単なブロック図である。ここに示す実施形態では、ＩＣ１０は、第１の機能的ユニット１１及び第２の機能的ユニット１２を備えている。２つの機能的ユニットは、３つの個別の相互接続を有するバスにより結合される。第１の相互接続は、機能的ユニット１１から機能的ユニット１２へクロック信号を搬送するのに使用される。第２の相互接続は、機能的ユニット１１から機能的ユニット１２へフレーミング信号（次のデータフレームの送信を要求する）を搬送するのに使用される。第３の相互接続は、機能的ユニット１２から機能的ユニット１１へデータをシリアルに搬送するのに使用される。

ここに示す構成は、マスター・スレーブ構成であり、機能的ユニット１１がマスターとして働き、そして機能的ユニット１２がスレーブとして働く。又、機能的ユニット１２がマスターとして働きそして機能的ユニット１１がスレーブとして働く他の動作モードも考えられ意図される（クロック及びフレーミング信号は、機能的ユニット１２から機能的ユニット１１へ搬送される）。更に、どの機能的ユニットがマスターとして働きそしてどの機能的ユニットがスレーブとして働くかに関わらず、データの相互接続は、両方向性である。従って、マスターとして働く機能的ユニット１１は、ある動作モードにおいて機能的ユニット１２へデータを搬送することができる。

図２は、オーディオインターフェイスを含むＩＣの一実施形態のブロック図である。図示された実施形態では、マスター・スレーブ構成において、オーディオインターフェイスユニット２１がマスターとして機能し、一方、データインターフェイスユニットがスレーブとして機能する。更に、オーディオインターフェイスユニット２１は、クロック及びフレーミング信号をデータインターフェイスユニット２２へ搬送するように結合され、一方、データインターフェイスユニット２２は、データをオーディオインターフェイスユニット２１へシリアルに搬送するように結合される。以下に述べるように、ここに示すマスター・スレーブ構成が動作するモードの１つは、アサートされたフレーミング信号の検出時に（クロック信号のサイクルに対して）遅延なくデータを送信するゼロ遅延スレーブ送信モードである。

ここに示す実施形態では、データインターフェイスユニット２２は、コントロールユニット２３と、マルチプレクサ２７と、バッファ２８とを含む。コントロールユニット２３は、フローコントロールユニット２５及び直接メモリアクセス（ＤＭＡ）ユニット２６を含む。フローコントロールユニット２５は、オーディオインターフェイスユニット２１からクロック及びフレーミング信号を受信するように結合される。更に、フローコントロールユニット２５は、プリフェッチ信号をアサートしそして搬送するように構成され、この信号は、ＤＭＡユニット２６により受信される。アサートされたプリフェッチ信号を受信するのに応答して、ＤＭＡユニット２６は、それに接続されたメモリからデジタルオーディオデータをプリフェッチする。この実施形態では、デジタルオーディオデータは、シリアルに送信されるフレームへと編成される（が、フレームは、ＤＭＡユニット２６へパラレルに返送されてもよい）。ＤＭＡユニット２６により検索されるデータのフレームは、バッファ２８に記憶される。

一実施形態において、バッファ２８は、先入れ先出しメモリであり、多数の独特の記憶位置を含む。又、バッファ２８は、データをシリアルに与える２つの個別の出力も含む。従って、バッファ２８は、そこに記憶されたデータのうちの最も古いフレームを、２つの個別の出力の一方を通してシリアルに出力するように構成される。一実施形態において、２つの異なる読み取りポインタが、バッファ２８に記憶された最も古いデータを交互に指す。

ここに示す実施形態では、マルチプレクサ２７は、非同期（例えば、アナログ）マルチプレクサである。フローコントロールユニット２５は、アサートされたフレーミング信号の検出に応答して、マルチプレクサ２７に与えられる選択信号をトグルする（即ち、その状態を変化させる）。バッファ２８は、マルチプレクサ２７に結合され、選択信号がトグルされるたびに、バッファ２８内の最も古いデータに関連したバッファ出力がマルチプレクサ入力として選択されるようにする。このデータは、フレームの第１ビットで始めて、マルチプレクサ２７を通してデータ接続部へシリアルに搬送される。

上述したように、図２に示すマスター・スレーブ構成は、ゼロ遅延スレーブ送信モードで動作することができる。このモードでの動作は、デジタルオーディオデータをプリフェッチし、そしてそのフレームをバッファ２８に記憶することにより一部分可能とされる。ＤＭＡユニット２６は、意図された送信シーケンスでデジタルオーディオデータのフレームをプリフェッチし、そしてそのフレームをバッファ２８に記憶する。オーディオインターフェイスユニット２１は、クロック信号（クロックソースにより内部又は外部で発生される）をバッファ２８及びフローコントロールユニット２５へ搬送する。オーディオインターフェイスユニット２１は、次のデータフレームを受信する準備ができると、フレーミング信号をアサートする。フレーミング信号のアサーションの検出に応答して、フローコントロールユニット２５は、マルチプレクサ２７に与えられる選択信号をトグルする。選択信号のトグルに応答して、マルチプレクサ２７は、バッファ２８に記憶された最も古いデータフレームに対応するバッファ２８の出力をその入力として選択する。データフレームの第１ビットは、フレーミング信号のアサーションが検出されたクロック信号の同じサイクル中にマルチプレクサ２７から搬送される。従って、フレームの第１ビットの送信がクロックサイクルだけ遅延されるのではなく、第１ビットは、ゼロクロックサイクルの遅延で送信される。デジタルオーディオデータのフレームの残りのビットは、クロック信号のその後のサイクル中にシリアルに送信される。フレームの全てのビットが送信された後に、オーディオインターフェイスユニット２１は、再び、フレーミング信号をアサートし、それにより、次のデータフレームについて同じプロセスをスタートする。

オーディオインターフェイスユニット２１により受信されたデータは、それに結合された他の機能的ユニットへ搬送される。例えば、オーディオインターフェイスユニット２１の一実施形態は、受信したデータをアナログフォーマットに変換した後に増幅器及び最終的にスピーカへ転送するデジタル／アナログコンバータを備えている。別の実施形態では、オーディオインターフェイスユニット２１は、受信したデータを別のバスインターフェイスを経て又は別のバスインターフェイスへ送信する。データのフォーマットは、受信側の機能的ユニットに基づいて変更されてもよいし、されなくてもよい。

デジタルオーディオデータの各フレームは、特定のオーディオチャンネルに対応するデータを含む。従って、異なるチャンネルに対応するオーディオデータが、時分割マルチプレクス的にオーディオインターフェイスユニット２１へ送信される。上述したように、ＤＭＡユニット２６は、デジタルオーディオデータのフレームを意図された送信シーケンスでプリフェッチする。従って、４チャンネルオーディオを一例として使用すると、ＤＭＡユニット２６は、先ず、第１のオーディオチャンネルに対応するデータを、その後、第２、第３、及び最終的に第４のオーディオチャンネルに対応するデータをプリフェッチし、次いで、そのサイクルを繰り返す。デジタルオーディオデータのこれらフレームは、それらがプリフェッチされたのと同じ順序でバッファ２８から読み出されて、マルチプレクサ２７から搬送される。

規範的タイミング図及び方法のフロー
図３は、データフレームの送信及びゼロ遅延スレーブ送信モードでの動作を示すタイミング図である。このタイミング図は、規範的なフレームフォーマットも示す。

ここに示す例では、各フレームは、最上位ビット、チャンネルデータ（例えば、オーディオデータの１つ以上のチャンネル）、及び最下位ビットを含む。付加的なデータ（例えば、ソースデータ、行先データ、等）を有するフレームの実施形態が考えられ意図されることに注意されたい。マスター装置（例えば、オーディオインターフェイス２１）は、次のデータフレームを受信する準備ができると、フレーミング信号をアサートする。図３のタイミング図に示したように、第１フレームの最上位ビットは、フレーミング信号の最初に示されたアサーションに応答して送信される。更に、第１フレームの最上位ビットは、第１のフレーミング信号のアサーションが検出された同じクロックサイクル中に送信される。

フレームの第１ビット（例えば、ＭＳＢ）の送信に続いて、その残りのビットは、クロック信号のその後のサイクルにシリアルに送信される。ある実施形態では、その後のビットは、クロック信号の立ち上り縁に同期され、一方、他の実施形態では、その後のビットは、立ち下り縁に同期される。一般的に、適当な同期スキームを使用することができる。

マスター装置は、フレームの最後のビット（例えば、この例では、最下位ビット又はＬＳＢ）を検出すると、次のフレームの受信を開始する準備ができる。従って、フレームの最後のビットを受信するのに応答して、次のクロックサイクルの立ち上り縁の前に、マスターがフレーミング信号を再びアサートする。スレーブ装置は、それに応答して、フレーミング信号のアサーションが検出された同じクロックサイクルに次のフレームの第１ビットを再び搬送する。ある実施形態では、ＭＳＢ及びＬＳＢの順序が逆転され、ＬＳＢは、フレームごとに最初に受信され、そしてＭＳＢは、フレームの終了を指示する。

ここに示す実施形態では、各フレームは、チャンネルデータをペイロードとして含む。各フレーム内のオーディオデータのチャンネルの数は、特定の用途に適した数となる。チャンネルデータは、各フレーム内に時分割マルチプレクスシーケンスで送信され、ペイロードにおいて第１チャンネルデータの後に第２チャンネルデータが続く、等々となり、フレームごとにシーケンスがそれ自身繰り返される。

図４は、ゼロ遅延スレーブ送信モードでデータを送信するための方法の一実施形態を示すフローチャートである。ここに示す実施形態では、方法４００は、送信されるべきデータの各フレームをプリフェッチしそしてそのデータをバッファに記憶することで始まる（ブロック４０５）。データのフレームは、ある順序でプリフェッチされ、これは、ここに述べる方法の他の部分と並列に進行される。

動作中、マスター装置は、フレーミング信号をアサートし、次のデータフレームを受信する準備ができたことを指示する。スレーブ装置は、フレーミング信号のアサーションを検出する（ブロック４１０）。フレーミング信号は、１つの特定のクロックサイクル中にアサートされ、そして次のクロックサイクルの前にデアサートされる。フレーミング信号のアサーションの検出に応答して、フレームの第１ビットが、検出の同じクロックサイクルに、スレーブからマスターへ送信される（ブロック４１５）。フレームの残りのビットは、クロック信号のその後のサイクルにシリアルに送信される（ブロック４２０）。フレームのビットの幾つかがまだ送信されない場合には（ブロック４２５、ノー）、ビットのシリアル送信が続けられる（ブロック４２０）。さもなければ、フレームの全てのビットが送信された場合には（ブロック４２５）、この方法は、次のフレームへ進み（ブロック４３０）、従って、マスター装置は、フレーミング信号を再びアサートする（ブロック４１０）。

方法及び装置の実施形態は、オーディオデータを送信／受信するものとして上述したが、本開示は、これに限定されないことに注意されたい。一般的に、方法及び装置は、マスターが更にデータを受け取る準備ができたことを指示する信号を受信するのに応答してスレーブからマスターへデータが送信されるマスター・スレーブ構成で送信されるデータに適用される。

規範的なシステム
図５は、システム１５０の一実施形態のブロック図である。ここに示す実施形態では、システム１５０は、１つ以上の周辺装置１５４及び外部メモリ１５８に結合された集積回路１０（例えば、図１）の少なくとも１つの例を含む。電源１５６も設けられ、これは、ＩＣ１０に供給電圧を供給すると共に、メモリ１５８及び／又は周辺装置１５４に１つ以上の供給電圧を供給する。ある実施形態では、ＩＣ１０の２つ以上の例が含まれてもよい（そして２つ以上の外部メモリ１５８も含まれてもよい）。

周辺装置１５４は、システム１５０の形式に基づいて望ましい回路を含む。例えば、一実施形態では、システム１５０は、移動装置（例えば、パーソナルデジタルアシスタント（ＰＤＡ）、スマートホン、等）であり、そして周辺装置１５４は、ｗｉｆｉ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、セルラー、グローバルポジショニングシステム、等の種々の形式のワイヤレス通信のための装置を含む。又、周辺装置１５４は、ＲＡＭ記憶装置、ソリッドステート記憶装置、又はディスク記憶装置を含めて、付加的な記憶装置も含む。又、周辺装置１５４は、タッチディスプレイスクリーン又はマルチタッチディスプレイスクリーンを含むディスプレイスクリーン、キーボード又は他の入力装置、マイクロホン、スピーカ、等のユーザインターフェイス装置を含む。他の実施形態では、システム１５０は、任意の形式のコンピューティングシステム（例えば、デスクトップパーソナルコンピュータ、ラップトップ、ワークステーション、ネットトップ、等）である。

外部メモリ１５８は、任意の形式のメモリを含む。例えば、外部メモリ１５８は、ＳＲＡＭ、ダイナミックＲＡＭ（ＤＲＡＭ）例えば、同期ＤＲＡＭ（ＳＤＲＡＭ）、倍データレート（ＤＤＲ、ＤＤＲ２、ＤＤＲ３、ＬＰＤＤＲ１、ＬＰＤＤＲ２、等）ＳＤＲＡＭ、ＲＡＭＢＵＳ ＤＲＡＭ、等を含む。外部メモリ１５８は、メモリ装置がマウントされる１つ以上のメモリモジュール、例えば、シングルインラインメモリモジュール（ＳＩＭＭ）、デュアルインラインメモリモジュール（ＤＩＭＭ）、等を含む。

当業者であれば、前記開示を完全に理解すれば、多数の修正や変更が明らかとなろう。そのような修正や変更は、全て、特許請求の範囲内に包含されるものとする。

１０：集積回路（ＩＣ）
１１：第１の機能的ユニット
１２：第２の機能的ユニット
２１：オーディオインターフェイスユニット
２２：データインターフェイスユニット
２３：コントロールユニット
２５：フローコントロールユニット
２６：直接メモリアクセス（ＤＭＡ）ユニット
２７：マルチプレクサ
２８：バッファ
１５４：周辺装置
１５６：電源
１５８：外部メモリ

Claims (20)

1. 非同期マルチプレクサと、
   前記非同期マルチプレクサの第１及び第２入力に結合されたバッファと、
   オーディオインターフェイスユニットからフレーミング信号及びクロック信号を受信するように結合されたコントロールユニットと、
   を備え、前記コントロールユニットは、前記オーディオインターフェイスユニットへ送信されるべきデジタルオーディオデータをプリフェッチしそしてそのデジタルオーディオデータを前記バッファに記憶するように構成され、更に、前記コントロールユニットは、所与のクロックサイクル中に前記フレーミング信号のアサーションの検出に応答して、前記非同期マルチプレクサの出力から前記オーディオインターフェイスへ送信されるべきデジタルオーディオデータのフレームの初期データを受け取るために前記非同期マルチプレクサの入力を選択するように構成され、更に、前記コントロールユニットは、前記所与のクロックサイクル中に前記オーディオインターフェイスへ前記デジタルオーディオデータのフレームの初期データを送信させるように構成された、装置。
2. 前記コントロールユニットは、前記フレーミング信号のアサーションを検出するように構成されると共に、前記フレーミング信号のアサーションの検出に応答して、前記非同期マルチプレクサに与えられる選択信号の状態を変化させるように構成されたフレーム検出器を備えた、請求項１に記載の装置。
3. 前記バッファは、先入れ先出しメモリ（ＦＩＦＯ）である、請求項１に記載の装置。
4. 前記ＦＩＦＯは、データのフレームを記憶するように各々構成された複数の記憶位置を含み、前記ＦＩＦＯは、所与の記憶位置に記憶されたデータのフレームを前記非同期マルチプレクサにシリアルに与えるように構成された、請求項３に記載の装置。
5. 前記コントロールユニットは、メモリからデジタルオーディオデータをプリフェッチするように構成されたメモリコントロールユニットを含む、請求項１に記載の装置。
6. 前記非同期マルチプレクサは、前記フレーミング信号のアサーションが検出されたクロックサイクル中に前記デジタルオーディオデータのフレームの最上位ビットを搬送するように構成され、そして前記デジタルオーディオデータのフレームの残りのビットは、クロック信号のその後のサイクルにシリアルに搬送される、請求項１に記載の装置。
7. 前記非同期マルチプレクサは、前記フレーミング信号のアサーションが検出されたクロックサイクル中に前記デジタルオーディオデータのフレームの最下位ビットを搬送するように構成され、そして前記デジタルオーディオデータのフレームの残りのビットは、クロック信号のその後のサイクルにシリアルに搬送される、請求項１に記載の装置。
8. コントロールユニットがオーディオデータをプリフェッチしそしてオーディオデータをバッファに記憶する段階と、
   コントロールユニットがフレーミング信号のアサーションを検出する段階と、
   コントロールユニットが、フレーミング信号のアサーションの検出に応答して、オーディオデータのフレームの初期データを受け取る非同期マルチプレクサの入力を選択する段階と、
   フレーミング信号のアサーションが検出された同じクロックサイクル中に非同期マルチプレクサの出力からオーディオインターフェイスユニットへオーディオデータのフレームの初期データを送信する段階と、
   を含む方法。
9. オーディオインターフェイスユニットがコントロールユニットへクロック信号を搬送する段階と、
   オーディオインターフェイスユニットがコントロールユニットへフレーミング信号を搬送する段階と、
   を更に含む請求項８に記載の方法。
10. オーディオデータのフレームの各ビットが送信されるまでクロック信号のその後のサイクル中にオーディオのフレームのその後のビットを送信する段階を更に含む、請求項８に記載の方法。
11. １つ以上のオーディオチャンネルに対応するオーディオデータの第１フレームを送信し、そしてその後に、１つ以上のオーディオチャンネルに対応するオーディオデータの第２フレームを送信する段階を更に含む、請求項８に記載の方法。
12. 前記フレームは、複数のビットを含み、そして前記送信は、その複数のビットをシリアルに送信することを含む、請求項８に記載の方法。
13. 前記初期データは、オーディオデータのフレームの最上位ビットである、請求項８に記載の方法。
14. 前記初期データは、オーディオデータのフレームの最下位ビットである、請求項８に記載の方法。
15. 前記フレーミング信号のアサーション後の次のクロックサイクルに前記フレーミング信号のデアサーションを検出する段階と、
    前記オーディオデータのフレームの全てのビットが送信された後に前記フレーミング信号のその後のアサーションを検出する段階と、
    を更に備えた請求項８に記載の方法。
16. マスター・スレーブ構成においてマスターとして働くように構成された第１の機能的ユニットであって、クロック信号及びフレーム同期信号を搬送するように構成された第１の機能的ユニットと、
    マスター・スレーブ構成においてスレーブとして働くように構成された第２の機能的ユニットであって、デジタルオーディオデータを前記第１の機能的ユニットへ送信するように構成された第２の機能的ユニットと、
    を備え、前記第２の機能的ユニットは、プリフェッチされたデジタルオーディオデータをバッファし、そしてフレーム同期信号のアサーションを検出するのに応答して、フレーム同期のアサーションが検出されたクロック信号の同じサイクル中に前記第１の機能的ユニットへの前記バッファされたデジタルオーディオデータの送信を開始するように構成された、集積回路。
17. 前記集積回路は、更に、前記第１及び第２の機能的ユニット間に結合された第１、第２及び第３信号ラインを有するバスを備え、前記第１の機能的ユニットは、前記第１及び第２の信号ラインを経て各々クロック及びフレーム同期信号を搬送するように構成され、そして前記第２の機能的ユニットは、前記第３の信号ラインを経て前記第１の機能的ユニットへデジタルオーディオデータをシリアルに送信するように構成された、請求項１６に記載の集積回路。
18. 前記バッファされたデジタルオーディオは、フレームとして転送され、送信されるべきフレームの第１ビットは、フレームの最上位ビットである、請求項１７に記載の集積回路。
19. 前記第２の機能的ユニットは、前記デジタルオーディオデータの第１及び第２のフレームを連続的に送信するように構成され、前記第１及び第２のフレームは、各々、１つ以上のオーディオチャンネルに対するデジタルオーディオデータを含む、請求項１８に記載の集積回路。
20. 前記第２の機能的ユニットは、
    前記第３の信号ラインに結合された出力を有するアナログマルチプレクサと、
    前記アナログマルチプレクサの第１及び第２の入力に結合された第１及び第２の出力を有する先入れ先出しメモリ（ＦＩＦＯ）と、
    前記クロック信号及びフレーム同期信号を受信するように結合されたコントローラと、
    を備え、前記コントローラは、前記デジタルオーディオデータのフレームを前記ＦＩＦＯへプリフェッチするように構成され、更に、前記コントローラは、前記フレーミング信号のアサーションの検出に応答して、前記ＦＩＦＯから送信されるべき次のデータフレームを受信するよう結合された前記アナログマルチプレクサの第１及び第２入力の一方を選択するように構成された、請求項１７に記載の集積回路。

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