KR20130025829A - 오디오 인터페이스에 대한 제로 지연을 갖는 슬레이브 모드 송신 - Google Patents

오디오 인터페이스에 대한 제로 지연을 갖는 슬레이브 모드 송신 Download PDF

Info

Publication number
KR20130025829A
KR20130025829A KR1020120095626A KR20120095626A KR20130025829A KR 20130025829 A KR20130025829 A KR 20130025829A KR 1020120095626 A KR1020120095626 A KR 1020120095626A KR 20120095626 A KR20120095626 A KR 20120095626A KR 20130025829 A KR20130025829 A KR 20130025829A
Authority
KR
South Korea
Prior art keywords
frame
audio data
data
signal
assertion
Prior art date
Application number
KR1020120095626A
Other languages
English (en)
Other versions
KR101453608B1 (ko
Inventor
데이비드 에스. 워런
Original Assignee
애플 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 애플 인크. filed Critical 애플 인크.
Publication of KR20130025829A publication Critical patent/KR20130025829A/ko
Application granted granted Critical
Publication of KR101453608B1 publication Critical patent/KR101453608B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/4045—Coupling between buses using bus bridges where the bus bridge performs an extender function
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/16—Sound input; Sound output
    • G06F3/162—Interface to dedicated audio devices, e.g. audio drivers, interface to CODECs
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L65/00—Network arrangements, protocols or services for supporting real-time applications in data packet communication
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
    • H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
    • H04L1/18—Automatic repetition systems, e.g. Van Duuren systems
    • H04L1/1867—Arrangements specially adapted for the transmitter end
    • H04L1/1874—Buffer management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Multimedia (AREA)
  • Computer Hardware Design (AREA)
  • Human Computer Interaction (AREA)
  • General Health & Medical Sciences (AREA)
  • Audiology, Speech & Language Pathology (AREA)
  • Health & Medical Sciences (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Information Transfer Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Time-Division Multiplex Systems (AREA)

Abstract

장치는 마스터-슬레이브 구성으로 동작하는 제1 기능 유닛 및 제2 기능 유닛을 포함한다. 제1 기능 유닛 및 제2 기능 유닛은 각각 마스터 및 슬레이브로서 동작한다. 제1 기능 유닛은 클럭 신호 및 프레이밍 신호를 제2 기능 유닛으로 전달한다. 제2 기능 유닛은 버퍼 및 이 버퍼에 연결된 입력들을 갖는 다중화기를 포함한다. 디지털 오디오 데이터는 버퍼로 프리페치될 수 있다. 제2 기능 유닛의 제어기가 프레이밍 신호의 표명을 검출할 때, 이 제어기는 다중화기로 제공되는 선택 신호에 대한 상태의 변경을 야기시킬 수 있다. 이에 응답하여, 다중화기는 송신될 데이터의 다음의 프레임을 버퍼로부터 수신하도록 연결된 입력을 선택한다. 프레이밍 신호의 표명이 검출된 동일한 클럭 사이클에서 프레임의 제1 비트가 제1 기능 유닛으로 송신된다.

Description

오디오 인터페이스에 대한 제로 지연을 갖는 슬레이브 모드 송신{SLAVE MODE TRANSMIT WITH ZERO DELAY FOR AUDIO INTERFACE}
본 발명은 디지털 시스템에 관한 것으로, 보다 상세하게는 디지털 시스템에서의 오디오 정보의 송신에 관한 것이다.
최근에, 디지털 오디오를 이용하는 가용 디바이스들의 수가 극적으로 증가하였다. 그러한 디바이스들은 특히 스마트폰, 휴대용 뮤직 플레이어, 태블릿 컴퓨터 및 랩탑 컴퓨터를 포함한다. 이 때문에, (다른 디바이스들 내에서 또는 다른 디바이스들과 함께) 디지털 오디오 신호들을 송신 및 수신하는 집적 회로들(IC들)을 위한 버스 및 인터페이스 표준들이 이용되어 왔다.
하나의 그러한 버스는 디지털 오디오 디바이스들을 서로 연결하기 위한 직렬 버스인 I2S(Inter-IC Sound) 버스이다. 다른 유형의 버스는 MCA(Multi-Channel audio) 버스인데, 그것의 개발은 I2S 버스, 및 샘플링된 아날로그 신호들을 디지털로 표현하기 위한 PCM(pulse code modulation)에 의해 영향을 받았다.
MCA 버스 표준은 프레이밍 신호들, 클럭 신호들 및 데이터 신호들을 위한 신호 접속들을 포함한다. 또한, MCA 버스 표준은 마스터들 및 슬레이브들로 지정된 디바이스들이 서로 데이터를 교환할 수 있는 다양한 모드들을 포함한다. 하나의 특정 모드에서, 마스터 디바이스는 프레이밍 신호 및 클럭 신호를 슬레이브 모드로 송신할 수 있는데, 슬레이브 모드는 다음에 데이터를 마스터로 송신함으로써 응답할 수 있다.
제로 지연 슬레이브 송신 모드를 위한 방법 및 장치가 개시된다. 일 실시예에서, 장치는 마스터-슬레이브 구성으로 동작하는 제1 기능 유닛 및 제2 기능 유닛을 포함하고, 제1 기능 유닛은 마스터로서 동작하며, 제2 기능 유닛은 슬레이브로서 동작한다. 제1 기능 유닛은 클럭 신호 및 프레이밍 신호를 제2 기능 유닛으로 전달할 수 있다. 제2 기능 유닛은 버퍼 및 이 버퍼에 연결된 제1 입력과 제2 입력을 갖는 다중화기를 포함할 수 있다. 디지털 오디오 데이터는 버퍼로 프리페치될 수 있다. 제2 기능 유닛의 제어기가 프레이밍 신호의 표명(assertion)을 검출할 때, 이 제어기는 다중화기로 제공되는 선택 신호에 대한 상태의 변경을 야기시킬 수 있다. 선택 신호의 상태의 변경에 응답하여, 다중화기는 송신될 데이터의 다음의 프레임에 대응하는 버퍼 위치에 연결된 입력을 선택할 수 있다. 프레이밍 신호의 표명이 검출된 동일한 클럭 사이클에서 프레임의 제1 비트가 송신될 수 있다.
일 실시예에서, 방법은, 마스터 유닛에서 클럭 신호 및 프레이밍 신호를 슬레이브 유닛으로 전달하는 단계를 포함한다. 슬레이브 유닛은 디지털 오디오 데이터의 프레임들이 프리페치되는 버퍼를 포함할 수 있다. 슬레이브 유닛은 버퍼로부터 데이터를 수신하도록 연결된 다수의 입력을 갖는 다중화기를 더 포함할 수 있다. 이 방법은, 슬레이브 유닛에서 프레이밍 신호의 표명을 검출하는 단계를 더 포함한다. 프레이밍 신호의 표명을 검출하는 것에 응답하여, 다중화기는 적어도 송신될 데이터의 다음의 프레임의 제1 비트를 수신하도록 연결된 그것의 입력을 선택할 수 있다. 데이터의 다음의 프레임의 제1 비트는 프레이밍 신호의 표명이 검출된 클럭 신호의 동일한 사이클 동안 다중화기로부터 마스터 유닛으로 송신될 수 있다.
다양한 실시예들에서, 제1 기능 유닛(예를 들어, 오디오 인터페이스 유닛)은 버스에 의해 제2 기능 유닛(예를 들어, 디지털 오디오 데이터를 저장하는 메모리에 연결된 메모리 제어기)에 연결될 수 있다. 버스는 클럭 신호를 전달하기 위한 제1 신호 라인, 프레이밍 신호를 전달하기 위한 제2 신호 라인, 및 데이터를 전달하기 위한 제3 신호 라인을 포함할 수 있다. 데이터는 제1 기능 유닛과 제2 기능 유닛 사이에 직렬로 전송될 수 있다. 또한, 데이터는 최상위 비트에서 시작하여 프레임들로 전송될 수 있다. 각각의 프레임은 오디오 채널에 대응하는 오디오 데이터를 포함할 수 있다. 일 실시예에서, 슬레이브로서 동작하는 제2 기능 유닛은 제1 오디오 채널에 대응하는 오디오 데이터의 제1 프레임 및 그 다음에 다음의 오디오 채널에 대응하는 오디오 데이터의 제2 프레임을 연속적으로 송신할 수 있다.
다음의 상세한 설명은 이하 간략하게 설명되는 첨부 도면들을 참조한다.
도 1은 마스터로서 동작하도록 구성된 제1 기능 유닛 및 슬레이브로서 동작하도록 구성된 제2 기능 유닛을 포함하는 집적 회로(IC)의 일 실시예의 블록도이다.
도 2는 오디오 인터페이스를 포함하는 IC의 일 실시예의 블록도이다.
도 3은 제로-지연 슬레이브 송신 모드에서의 동작 및 데이터 프레임들의 송신을 도시하는 타이밍도이다.
도 4는 제로-지연 슬레이브 송신 모드에서 데이터를 송신하는 방법의 일 실시예를 도시하는 흐름도이다.
도 5는 시스템의 일 실시예의 블록도이다.
본 발명은 다양한 변경물들 및 대안적인 형태들을 허용하지만, 그 특정 실시예들은 도면들에서 예시로서 도시되어 있으며, 본 명세서에서 상세하게 설명될 것이다. 그러나, 도면들 및 그에 대한 상세한 설명은 개시된 특정 형태로 본 발명을 제한하도록 의도된 것이 아니며, 반대로 첨부된 청구항들에 의해 정의된 바와 같은 본 발명의 사상 및 범위 내에 있는 모든 변경물들, 균등물들 및 대안들을 커버하도록 의도됨을 이해해야 한다. 본 명세서에 이용된 표제들은 단지 체계화를 위한 것이며, 설명의 범위를 제한하기 위해 이용되도록 의도된 것이 아니다. 본원 전체에 걸쳐 이용되는 바와 같이, "~ 수 있다(may)"라는 단어는 필수적인 의미(mandatory sense)(즉, 반드시 그러해야 함을 의미함)가 아니라, 허용적인 의미(permissive sense)(즉, ~일 가능성이 있음을 의미함)로 이용된다. 유사하게, "포함한다(include, including 및 includes)"라는 단어는 포함함을 의미하지만, 이에 제한되지는 않는다.
다양한 유닛들, 회로들 또는 다른 컴포넌트들은 태스크 또는 태스크들을 수행"하도록 구성된(configured to)" 것으로서 설명될 수 있다. 그러한 콘텍스트들에서, "~하도록 구성된"은 동작 중에 태스크 또는 태스크들을 수행하는 "회로를 갖는 것"을 일반적으로 의미하는 구조에 대한 광범위한 기재이다. 이와 같이, 유닛/회로/컴포넌트는 이 유닛/회로/컴포넌트가 현재 온 상태가 아닌 경우에도 태스크를 수행하도록 구성될 수 있다. 일반적으로, "~하도록 구성된"에 대응하는 구조를 형성하는 회로는 하드웨어 회로들을 포함할 수 있다. 유사하게, 설명의 편의를 위해, 다양한 유닛들/회로들/컴포넌트들은 태스크 또는 태스크들을 수행하는 것으로 설명될 수 있다. 그러한 설명은 "~하도록 구성된"이라는 어구를 포함하는 것으로서 해석되어야 한다. 하나 이상의 태스크를 수행하도록 구성된 유닛/회로/컴포넌트에 관한 기재는 명백히 그 유닛/회로/컴포넌트에 대하여 35 U.S.C. §112의 제6절의 해석을 인보크하지 않도록 의도된다.
집적 회로 실시예들:
도 1은 집적 회로(IC)의 일 실시예의 단순화된 블록도이다. 도시된 실시예에서, IC(10)는 제1 기능 유닛(11) 및 제2 기능 유닛(12)을 포함한다. 2개의 기능 유닛은 3개의 개별적인 상호접속부를 갖는 버스에 의해 연결된다. 제1 상호접속부는 기능 유닛(11)으로부터 기능 유닛(12)으로 클럭 신호를 전달하기 위해 이용된다. 제2 상호접속부는 기능 유닛(11)으로부터 기능 유닛(12)으로 (데이터의 다음의 프레임의 송신을 요청하는) 프레이밍 신호를 전달하기 위해 이용된다. 제3 상호접속부는 기능 유닛(12)으로부터 기능 유닛(11)으로 데이터를 직렬로 전달하기 위해 이용된다.
여기에 예시된 구성은 마스터-슬레이브 구성인데, 여기서 기능 유닛(11)이 마스터의 역할을 하며, 기능 유닛(12)이 슬레이브의 역할을 한다. 기능 유닛(12)이 마스터로서 동작하며 기능 유닛(11)이 슬레이브로서 동작하는 다른 동작 모드들이 가능하며 고려된다(클럭 신호 및 프레이밍 신호는 기능 유닛(12)으로부터 기능 유닛(11)으로 전달된다). 또한, 어느 기능 유닛이 마스터의 역할을 하며 어느 기능 유닛이 슬레이브의 역할을 하는지 상관없이, 데이터 상호접속부는 양방향성일 수 있다. 따라서, 마스터로서 동작하는 기능 유닛(11)은 일부 동작 모드들에서는 기능 유닛(12)으로 데이터를 전달가능할 수 있다.
이하, 도 2를 참조하면, 오디오 인터페이스를 포함하는 IC의 일 실시예의 블록도가 도시된다. 도시된 실시예에서, 마스터-슬레이브 구성에서, 오디오 인터페이스 유닛(21)은 마스터로서 기능할 수 있는 한편, 데이터 인터페이스 유닛은 슬레이브로서 기능할 수 있다. 또한, 오디오 인터페이스 유닛(21)은 클럭 신호 및 프레이밍 신호를 데이터 인터페이스 유닛(22)으로 전달하도록 연결되는 한편, 데이터 인터페이스 유닛은 오디오 인터페이스 유닛으로 데이터를 직렬로 전달하도록 연결된다. 이하에 설명되는 바와 같이, 여기에 도시된 마스터-슬레이브 구성이 동작할 수 있는 모드들 중 하나는 제로-지연 슬레이브 송신 모드인데, 여기서 표명된 프레이밍 신호의 검출 시에 (클럭 신호의 사이클들에 대하여) 지연 없이 데이터가 송신된다.
도시된 실시예에서, 데이터 인터페이스 유닛(22)은 제어 유닛(23), 다중화기(27) 및 버퍼(28)를 포함한다. 제어 유닛(23)은 흐름 제어 유닛(25) 및 DMA(direct memory access) 유닛(26)을 포함한다. 흐름 제어 유닛(25)은 오디오 인터페이스 유닛(21)으로부터 클럭 신호 및 프레이밍 신호를 수신하도록 연결된다. 또한, 흐름 제어 유닛(25)은 DMA 유닛(26)에 의해 수신될 수 있는 프리페치 신호를 표명 및 전달하도록 구성된다. 표명된 프리페치 신호를 수신하는 것에 응답하여, DMA 유닛(26)은 이 유닛에 연결된 메모리로부터 디지털 오디오 데이터를 프리페치할 수 있다. 본 실시예에서, 디지털 오디오 데이터는 직렬로 송신될 수 있는 프레임들로 조직화될 수 있다(그러나, 프레임들은 DMA 유닛(26)에 병렬로 송신될 수 있다). DMA 유닛(26)에 의해 취득된 데이터의 프레임들은 버퍼(28)에 저장될 수 있다.
일 실시예에서, 버퍼(28)는 선입 선출식(first-in, first-out) 메모리일 수 있고, 다수의 고유 저장 위치를 포함할 수 있다. 버퍼(28)는 또한 2개의 개별적인 출력들을 포함하는데, 이를 통해 데이터가 직렬로 제공될 수 있다. 따라서, 버퍼(28)는 2개의 개별적인 출력들 중 하나를 통해 이 버퍼에 저장된 데이터의 가장 오래된 프레임을 직렬로 출력하도록 구성될 수 있다. 일 실시예에서, 2개의 상이한 판독 포인터들이 버퍼(28)에 저장된 가장 오래된 데이터를 교대로 포인팅할 수 있다.
도시된 실시예에서, 다중화기(27)는 비동기식(예를 들어, 아날로그) 다중화기일 수 있다. 흐름 제어 유닛(25)은, 표명된 프레이밍 신호의 검출에 응답하여, 다중화기(27)로 제공되는 선택 신호를 토글링할 수 있다(즉, 이 신호의 상태를 변경할 수 있다). 버퍼(28)는, 선택 신호가 토글링될 때마다, 버퍼(28) 내의 가장 오래된 데이터에 연관된 버퍼 출력이 다중화기 입력으로서 선택되도록 다중화기(27)에 연결될 수 있다. 이 데이터는 프레임의 제1 비트에서 시작하여 다중화기(27)를 통해 데이터 상호접속부로 직렬로 전달될 수 있다.
위에서 언급된 바와 같이, 도 2에 도시된 마스터-슬레이브 구성은 제로-지연 슬레이브 송신 모드로 동작할 수 있다. 이러한 모드에서의 동작은 부분적으로는 디지털 오디오 데이터를 프리페치하는 것 및 그것의 프레임들을 버퍼(28)에 저장하는 것에 의해 인에이블될 수 있다. DMA 유닛(26)은 디지털 오디오 데이터의 프레임들을 의도된 송신 순서로 프리페치할 수 있고, 이 프레임들을 버퍼(28)에 저장할 수 있다. 오디오 인터페이스 유닛(21)은 (클럭 소스에 의해 내부적으로 또는 외부적으로 생성될 수 있는) 클럭 신호를 버퍼(28) 및 흐름 제어 유닛(25)으로 전달할 수 있다. 오디오 인터페이스 유닛(21)이 데이터의 다음의 프레임을 수신할 준비가 될 때, 오디오 인터페이스 유닛은 프레이밍 신호를 표명할 수 있다. 프레이밍 신호의 표명을 검출하는 것에 응답하여, 흐름 제어 유닛(25)은 다중화기(27)로 제공되는 선택 신호를 토글링할 수 있다. 선택 신호의 토글링에 응답하여, 다중화기(27)는 버퍼에 저장된 가장 오래된 데이터 프레임에 대응하는 버퍼(28)의 출력을 입력으로서 선택할 수 있다. 데이터 프레임의 제1 비트는 프레이밍 신호의 표명이 검출된 클럭 신호의 동일한 사이클 동안 다중화기(27)로부터 전달될 수 있다. 따라서, 프레임의 제1 비트의 송신을 클럭 사이클만큼 지연시키는 대신에, 제로 클럭 사이클들의 지연으로 제1 비트가 송신된다. 디지털 오디오 데이터의 프레임의 나머지 비트들은 클럭 신호들의 후속 사이클들 동안 직렬로 송신될 수 있다. 프레임의 모든 비트들이 송신된 후, 오디오 인터페이스 유닛(21)은 프레이밍 신호를 다시 표명하여, 데이터의 다음의 프레임에 대하여 동일한 프로세스를 개시할 수 있다.
오디오 인터페이스 유닛(21)에 의해 수신된 데이터는 그것에 연결된 다른 기능 유닛들로 전달될 수 있다. 예를 들어, 오디오 인터페이스 유닛(21)의 일 실시예는, 증폭기 및 최후로 스피커로 전송되기 전에 수신된 데이터를 아날로그 포맷으로 변환할 수 있는 디지털-아날로그 변환기를 포함할 수 있다. 다른 실시예에서, 오디오 인터페이스 유닛(21)은 수신된 데이터를 다른 버스 인터페이스를 통해 또는 다른 버스 인터페이스로 송신할 수 있다. 데이터의 포맷은 수신측 기능 유닛에 따라 변경될 수도 있고 변경되지 않을 수도 있다.
디지털 오디오 데이터의 각각의 프레임은 특정 오디오 채널에 대응하는 데이터를 포함할 수 있다. 따라서, 상이한 채널들에 대응하는 오디오 데이터는 시분할 다중화 방식으로 오디오 인터페이스 유닛(21)으로 송신될 수 있다. 위에서 언급된 바와 같이, DMA 유닛(26)은 디지털 오디오 데이터의 프레임들을 의도된 송신 순서로 프리페치할 수 있다. 따라서, 예로서 4-채널 오디오를 이용하면, DMA 유닛(26)은 먼저 제1 오디오 채널, 그 다음에 제2 오디오 채널, 제3 오디오 채널 및 마지막으로 제4 오디오 채널에 대응하는 데이터를 프리페치할 수 있고, 후속하여 사이클을 반복한다. 디지털 오디오 데이터의 이러한 프레임들은 이들이 프리페치된 것과 동일한 순서로 버퍼(28)로부터 판독되며, 다중화기(27)로부터 전달될 수 있다.
예시적인 타이밍도 및 방법 흐름:
도 3은 제로-지연 슬레이브 송신 모드에서의 동작 및 데이터 프레임들의 송신을 도시하는 타이밍도이다. 타이밍도는 또한 예시적인 프레임 포맷을 도시한다.
도시된 예에서, 각각의 프레임은 최상위 비트, 채널 데이터(예를 들어, 오디오 데이터의 하나 이상의 채널) 및 최하위 비트를 포함한다. 추가의 데이터(예를 들어, 소스 데이터, 목적지 데이터 등)를 갖는 프레임의 실시예들이 가능하며 고려된다는 점에 유의한다. 마스터 디바이스(예를 들어, 오디오 인터페이스(21))가 데이터의 다음의 프레임을 수신할 준비가 될 때, 마스터 디바이스는 프레이밍 신호를 표명할 수 있다. 도 3의 타이밍도에 도시된 바와 같이, 프레이밍 신호의 처음으로 나타난 표명에 응답하여 제1 프레임의 최상위 비트가 송신된다. 또한, 제1 프레임의 최상위 비트는 제1 프레이밍 신호의 표명이 검출된 동일한 클럭 사이클 동안 송신된다.
프레임의 제1 비트(예를 들어, MSB)의 송신에 후속하여, 이 프레임의 나머지 비트들이 클럭 신호의 후속 사이클들에서 직렬로 송신될 수 있다. 일부 실시예들에서는 후속 비트들이 클럭 신호의 상승 에지들에 동기화될 수 있는 한편, 다른 실시예들에서는 후속 비트들이 하강 에지들에 동기화된다. 일반적으로, 임의의 적합한 동기화 방식이 이용될 수 있다.
마스터 디바이스가 프레임의 마지막 비트(예를 들어, 본 예에서는 최하위 비트 또는 LSB)를 검출할 때, 마스터 디바이스는 다음의 프레임을 수신하기 시작할 준비가 될 수 있다. 따라서, 프레임의 마지막 비트를 수신하는 것에 응답하여 그리고 다음의 클럭 사이클의 상승 에지 전에, 마스터는 프레이밍 신호를 다시 표명할 수 있다. 슬레이브 디바이스는 프레이밍 신호의 표명이 검출된 동일한 클럭 사이클에서 다음의 프레임의 제1 비트를 전달함으로써 다시 응답할 수 있다. 일부 실시예들에서는 MSB와 LSB의 순서가 반대로 될 수 있는데, 여기서 각각의 프레임마다 LSB가 먼저 수신되며 MSB가 프레임의 끝을 나타낸다는 점에 유의한다.
도시된 실시예에서의 프레임들 각각은 페이로드로서 채널 데이터를 포함한다. 각각의 프레임 내의 오디오 데이터의 채널들의 개수는 특정 애플리케이션에 적합한 임의의 개수일 수 있다. 채널 데이터는 각각의 프레임 내에서 시분할 다중화된 순서로 송신될 수 있는데, 여기서 페이로드 내에서 제1 채널 데이터 다음에 제2 채널 데이터가 후속하는 등으로 될 수 있고, 이 순서는 각각의 프레임마다 반복된다.
도 4는 제로-지연 슬레이브 송신 모드에서 데이터를 송신하는 방법의 일 실시예를 도시하는 흐름도이다. 도시된 실시예에서, 방법(400)은 송신될 데이터의 각각의 프레임을 프리페치하는 것 및 그 데이터를 버퍼에 저장하는 것으로 시작한다(블록(405)). 데이터의 프레임들은 순서대로 프리페치될 수 있으며, 이것은 여기에 논의되는 방법의 다른 부분들과 병렬로 진행 중일 수 있다.
동작 중에, 마스터 디바이스는, 마스터 디바이스가 데이터의 다음의 프레임을 수신할 준비가 되었음을 나타내는 프레이밍 신호를 표명할 수 있다. 슬레이브 디바이스는 프레이밍 신호의 표명을 검출할 수 있다(블록(410)). 프레이밍 신호는 하나의 특정 클럭 사이클 동안 표명될 수 있으며, 다음의 클럭 사이클 이전에 표명해제될 수 있다. 프레이밍 신호의 표명을 검출하는 것에 응답하여, 이 검출과 동일한 클럭 사이클에서 슬레이브로부터 마스터로 프레임의 제1 비트가 송신될 수 있다(블록(415)). 프레임의 나머지 비트들은 클럭 신호의 후속 사이클들에서 직렬로 송신될 수 있다(블록(420)). 프레임의 비트들 중 일부가 아직 송신되지 않은 경우(블록(425), 아니오), 비트들의 직렬 송신이 계속될 수 있다(블록(420)). 그렇지 않고, 프레임의 모든 비트들이 송신된 경우(블록(425)), 이 방법은 다음의 프레임으로 진행할 수 있고(블록(430)), 따라서 마스터 디바이스는 프레이밍 신호를 다시 표명할 수 있다(블록(410)).
방법 및 장치 실시예들이 오디오 데이터를 송신/수신하는 것으로서 전술하였지만, 본 명세서는 그와 같이 제한되는 것으로 의도되지 않는다는 점에 유의한다. 일반적으로, 방법 및 장치는, 마스터가 추가의 데이터를 수신할 준비가 되었음을 나타내는 신호를 수신하는 것에 응답하여 슬레이브로부터 마스터로 데이터가 송신되는 마스터-슬레이브 구성에서 송신되는 임의의 데이터에 적용될 수 있다.
예시적인 시스템:
다음으로, 도 5를 참조하면, 시스템(150)의 일 실시예의 블록도가 도시된다. 도시된 실시예에서, 시스템(150)은 하나 이상의 주변 장치들(154) 및 외부 메모리(158)에 연결된 (예를 들어, 도 1로부터의) IC(10)의 적어도 하나의 인스턴스를 포함한다. 공급 전압들을 IC(10)에 공급할 뿐만 아니라, 하나 이상의 공급 전압을 메모리(158) 및/또는 주변 장치들(154)에 공급하는 전원(156)이 또한 제공된다. 일부 실시예들에서, IC(10)의 하나보다 많은 인스턴스가 포함될 수 있다(또한, 하나보다 많은 외부 메모리(158)도 포함될 수 있다).
주변 장치들(154)은 시스템(150)의 유형에 따라 임의의 원하는 회로를 포함할 수 있다. 예를 들어, 일 실시예에서, 시스템(150)은 모바일 디바이스(예를 들어, PDA(personal digital assistant), 스마트폰 등)일 수 있고, 주변 장치들(154)은 wifi, 블루투스, 셀룰러, GPS(global positioning system) 등과 같은 다양한 유형의 무선 통신을 위한 디바이스들을 포함할 수 있다. 주변 장치들(154)은 또한 RAM 스토리지, 고체 스토리지 또는 디스크 스토리지를 포함하는 추가의 스토리지를 포함할 수 있다. 주변 장치들(154)은, 터치 디스플레이 스크린 또는 멀티터치 디스플레이 스크린을 포함하는 디스플레이 스크린, 키보드 또는 다른 입력 디바이스들, 마이크로폰, 스피커 등과 같은 사용자 인터페이스 디바이스들을 포함할 수 있다. 다른 실시예들에서, 시스템(150)은 임의의 유형의 컴퓨팅 시스템(예를 들어, 데스크탑 개인용 컴퓨터, 랩탑, 워크스테이션, 넷탑 등)일 수 있다.
외부 메모리(158)는 임의의 유형의 메모리를 포함할 수 있다. 예를 들어, 외부 메모리(158)는 SRAM, 동기식 DRMA(SDRAM), 더블 데이터 레이트(DDR, DDR2, DDR3, LPDDR1, LPDDR2 등) SDRAM, RAMBUS DRAM과 같은 DRAM(dynamic RAM) 등일 수 있다. 외부 메모리(158)는, SIMM(single inline memory module), DIMM(dual inline memory module) 등과 같이 메모리 디바이스들이 탑재되는 하나 이상의 메모리 모듈을 포함할 수 있다.
일단 전술한 명세서가 완전하게 인식되면, 다수의 변형들 및 변경들이 당업자에게 명백해질 것이다. 다음의 청구항들은 모든 그러한 변형들 및 변경들을 포괄하는 것으로 해석되도록 의도된다.

Claims (20)

  1. 비동기식 다중화기;
    상기 비동기식 다중화기의 제1 입력 및 제2 입력에 연결된 버퍼; 및
    오디오 인터페이스 유닛으로부터 프레이밍 신호 및 클럭 신호를 수신하도록 연결된 제어 유닛
    을 포함하고,
    상기 제어 유닛은 상기 오디오 인터페이스 유닛으로 송신될 디지털 오디오 데이터를 프리페치하며 상기 디지털 오디오 데이터를 상기 버퍼에 저장하도록 구성되고, 상기 제어 유닛은, 주어진 클럭 사이클 동안 상기 프레이밍 신호의 표명(assertion)을 검출하는 것에 응답하여, 상기 비동기식 다중화기의 출력으로부터 상기 오디오 인터페이스 유닛으로 송신될 디지털 오디오 데이터의 프레임의 초기 데이터를 수신하기 위해서 상기 비동기식 다중화기의 입력을 선택하도록 또한 구성되며, 상기 제어 유닛은 디지털 오디오 데이터의 상기 프레임의 상기 초기 데이터가 상기 주어진 클럭 사이클 동안 상기 오디오 인터페이스 유닛으로 송신되게 하도록 구성되는 장치.
  2. 제1항에 있어서,
    상기 제어 유닛은, 상기 프레이밍 신호의 표명을 검출하며, 상기 프레이밍 신호의 표명을 검출하는 것에 응답하여, 상기 비동기식 다중화기로 제공되는 선택 신호의 상태를 변경하도록 구성된 프레임 검출기를 포함하는 장치.
  3. 제1항에 있어서,
    상기 버퍼는 선입 선출식(first in, first out) 메모리(FIFO)인 장치.
  4. 제3항에 있어서,
    상기 FIFO는 데이터의 프레임을 저장하도록 각각 구성된 복수의 저장 위치들을 포함하며, 상기 FIFO는 주어진 저장 위치에 저장된 데이터의 프레임을 상기 비동기식 다중화기로 직렬로 제공하도록 구성되는 장치.
  5. 제1항에 있어서,
    상기 제어 유닛은 메모리 제어 유닛을 포함하며, 상기 메모리 제어 유닛은 메모리로부터 상기 디지털 오디오 데이터를 프리페치하도록 구성되는 장치.
  6. 제1항에 있어서,
    상기 비동기식 다중화기는 상기 프레이밍 신호의 표명이 검출된 클럭 사이클 동안 디지털 오디오 데이터의 상기 프레임의 최상위 비트를 전달하도록 구성되며, 디지털 오디오 데이터의 상기 프레임의 나머지 비트들은 상기 클럭 신호의 후속 사이클들에서 직렬로 전달되는 장치.
  7. 제1항에 있어서,
    상기 비동기식 다중화기는 상기 프레이밍 신호의 표명이 검출된 클럭 사이클 동안 디지털 오디오 데이터의 상기 프레임의 최하위 비트를 전달하도록 구성되며, 디지털 오디오 데이터의 상기 프레임의 나머지 비트들은 상기 클럭 신호의 후속 사이클들 동안 직렬로 전달되는 장치.
  8. 제어 유닛이 오디오 데이터를 프리페치하며, 상기 오디오 데이터를 버퍼에 저장하는 단계;
    상기 제어 유닛이 프레이밍 신호의 표명을 검출하는 단계;
    상기 제어 유닛이, 상기 프레이밍 신호의 표명을 검출하는 것에 응답하여, 오디오 데이터의 프레임의 초기 데이터를 수신하는 비동기식 다중화기의 입력을 선택하는 단계; 및
    상기 프레이밍 신호의 표명이 검출된 동일한 클럭 사이클 동안 상기 비동기식 다중화기의 출력으로부터 오디오 인터페이스 유닛으로 오디오 데이터의 상기 프레임의 상기 초기 데이터를 송신하는 단계
    를 포함하는 방법.
  9. 제8항에 있어서,
    오디오 인터페이스 유닛이 클럭 신호를 상기 제어 유닛으로 전달하는 단계; 및
    상기 오디오 인터페이스 유닛이 상기 프레이밍 신호를 상기 제어 유닛으로 전달하는 단계
    를 더 포함하는 방법.
  10. 제8항에 있어서,
    오디오 데이터의 상기 프레임의 각각의 비트가 송신될 때까지, 클럭 신호의 후속 사이클들 동안 오디오 데이터의 상기 프레임의 후속 비트들을 송신하는 단계를 더 포함하는 방법.
  11. 제8항에 있어서,
    하나 이상의 오디오 채널들에 대응하는 오디오 데이터의 제1 프레임을 송신하며, 후속하여 상기 하나 이상의 오디오 채널들에 대응하는 오디오 데이터의 제2 프레임을 송신하는 단계를 더 포함하는 방법.
  12. 제8항에 있어서,
    상기 프레임은 복수의 비트들을 포함하며, 상기 송신하는 단계는 상기 복수의 비트들을 직렬로 송신하는 단계를 포함하는 방법.
  13. 제8항에 있어서,
    상기 초기 데이터는 오디오 데이터의 상기 프레임의 최상위 비트인 방법.
  14. 제8항에 있어서,
    상기 초기 데이터는 오디오 데이터의 상기 프레임의 최하위 비트인 방법.
  15. 제8항에 있어서,
    상기 프레이밍 신호의 표명 이후에 다음의 클럭 사이클에서 상기 프레이밍 신호의 표명해제(de-assertion)를 검출하는 단계; 및
    오디오 데이터의 상기 프레임의 모든 비트들이 송신된 이후에 상기 프레이밍 신호의 후속 표명을 검출하는 단계
    를 더 포함하는 방법.
  16. 마스터-슬레이브 구성에서 마스터의 역할을 하도록 구성된 제1 기능 유닛 - 상기 제1 기능 유닛은 클럭 신호 및 프레임 동기화 신호를 전달하도록 구성됨 -; 및
    상기 마스터-슬레이브 구성에서 슬레이브의 역할을 하도록 구성된 제2 기능 유닛 - 상기 제2 기능 유닛은 디지털 오디오 데이터를 상기 제1 기능 유닛으로 송신하도록 구성됨 -
    을 포함하고,
    상기 제2 기능 유닛은 프리페치된 디지털 오디오 데이터를 버퍼링하며, 상기 프레임 동기화 신호의 표명을 검출하는 것에 응답하여, 프레임 동기화의 표명이 검출된 상기 클럭 신호의 동일한 사이클 동안, 버퍼링된 디지털 오디오 데이터를 상기 제1 기능 유닛으로 송신하는 것을 개시하도록 구성되는 집적 회로.
  17. 제16항에 있어서,
    상기 집적 회로는, 상기 제1 기능 유닛과 상기 제2 기능 유닛 사이에 연결된 제1 신호 라인, 제2 신호 라인 및 제3 신호 라인을 갖는 버스를 더 포함하고, 상기 제1 기능 유닛은 상기 클럭 신호 및 상기 프레임 동기화 신호를 각각 상기 제1 신호 라인 및 상기 제2 신호 라인을 통해 전달하도록 구성되며, 상기 제2 기능 유닛은 상기 제3 신호 라인을 통해 상기 디지털 오디오 데이터를 상기 제1 기능 유닛으로 직렬로 송신하도록 구성되는 집적 회로.
  18. 제17항에 있어서,
    버퍼링된 디지털 오디오는 프레임으로서 송신되며, 송신될 프레임의 제1 비트는 상기 프레임의 최상위 비트인 집적 회로.
  19. 제18항에 있어서,
    상기 제2 기능 유닛은 디지털 오디오 데이터의 제1 프레임 및 제2 프레임을 연속적으로 송신하도록 구성되며, 상기 제1 프레임 및 상기 제2 프레임 각각은 하나 이상의 오디오 채널들에 대한 디지털 오디오 데이터를 포함하는 집적 회로.
  20. 제17항에 있어서,
    상기 제2 기능 유닛은,
    상기 제3 신호 라인에 연결된 출력을 갖는 아날로그 다중화기,
    상기 아날로그 다중화기의 제1 입력 및 제2 입력에 연결된 제1 출력 및 제2 출력을 갖는 선입 선출식 메모리(FIFO), 및
    상기 클럭 신호 및 상기 프레임 동기화 신호를 수신하도록 연결된 제어기
    를 포함하고,
    상기 제어기는 디지털 오디오 데이터의 프레임들을 상기 FIFO에 프리페치하도록 구성되며, 상기 제어기는, 상기 프레이밍 신호의 표명을 검출하는 것에 응답하여, 상기 FIFO로부터 송신될 다음의 데이터 프레임을 수신하도록 연결되는 상기 아날로그 다중화기의 상기 제1 입력 및 상기 제2 입력 중 하나를 선택하도록 또한 구성되는 집적 회로.
KR1020120095626A 2011-09-02 2012-08-30 오디오 인터페이스에 대한 제로 지연을 갖는 슬레이브 모드 송신 KR101453608B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/224,439 2011-09-02
US13/224,439 US8718806B2 (en) 2011-09-02 2011-09-02 Slave mode transmit with zero delay for audio interface

Publications (2)

Publication Number Publication Date
KR20130025829A true KR20130025829A (ko) 2013-03-12
KR101453608B1 KR101453608B1 (ko) 2014-10-22

Family

ID=46801321

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120095626A KR101453608B1 (ko) 2011-09-02 2012-08-30 오디오 인터페이스에 대한 제로 지연을 갖는 슬레이브 모드 송신

Country Status (9)

Country Link
US (1) US8718806B2 (ko)
EP (1) EP2565782B1 (ko)
JP (1) JP5456863B2 (ko)
KR (1) KR101453608B1 (ko)
CN (1) CN102981982B (ko)
AU (1) AU2012216329B2 (ko)
BR (1) BR102012022076A2 (ko)
TW (1) TW201312365A (ko)
WO (1) WO2013032751A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI556579B (zh) * 2014-12-10 2016-11-01 英業達股份有限公司 電子裝置及其資料傳輸方法
CN105389155B (zh) * 2015-11-18 2018-11-16 苏州思必驰信息科技有限公司 一种利用spi接口实现tdm音频数据接收的方法及系统
JP6682871B2 (ja) 2016-01-20 2020-04-15 ティアック株式会社 制御機器
JP2017130808A (ja) 2016-01-20 2017-07-27 ティアック株式会社 制御機器
JP6686461B2 (ja) 2016-01-20 2020-04-22 ティアック株式会社 制御機器
JP6604213B2 (ja) 2016-01-20 2019-11-13 ティアック株式会社 制御機器
CN107124244B (zh) * 2017-05-12 2018-12-18 杭州一隅千象科技有限公司 异步数据复接方法和装置
DK3609207T3 (da) * 2018-08-07 2021-06-28 Gn Hearing As Lydgengivelsessystem
DE102018131174A1 (de) * 2018-12-06 2020-06-10 Infineon Technologies Ag Seriellschnittstellen-schaltungsanordnung und verfahren zum betrieb einer seriellschnittstellen-schaltungsanordnung
US11544032B2 (en) * 2019-01-24 2023-01-03 Dolby Laboratories Licensing Corporation Audio connection and transmission device
CN110750471A (zh) * 2019-09-19 2020-02-04 深圳震有科技股份有限公司 一种基于gpio实现i2s从机功能的方法及终端
EP4202564A1 (fr) 2021-12-22 2023-06-28 The Swatch Group Research and Development Ltd Mouvement mecanique horloger comprenant un balancier pivote magnetiquement

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3509511A1 (de) 1985-03-16 1986-09-18 Philips Patentverwaltung Gmbh, 2000 Hamburg Verfahren und schaltungsanordnung zur phasensprungfreien durchschaltung von breitbandigen digitalsignalen in einem synchronen breitbandkommunikationsnetz
US4829473A (en) 1986-07-18 1989-05-09 Commodore-Amiga, Inc. Peripheral control circuitry for personal computer
FR2616025B1 (fr) 1987-05-26 1989-07-21 Lespagnol Albert Methode et systeme de controle de flux de paquets
US5799209A (en) 1995-12-29 1998-08-25 Chatter; Mukesh Multi-port internally cached DRAM system utilizing independent serial interfaces and buffers arbitratively connected under a dynamic configuration
US5717154A (en) 1996-03-25 1998-02-10 Advanced Micro Devices, Inc. Computer system and method for performing wavetable music synthesis which stores wavetable data in system memory employing a high priority I/O bus request mechanism for improved audio fidelity
EP0914739B1 (en) * 1997-03-25 2005-11-23 Koninklijke Philips Electronics N.V. Data transfer system, transmitter and receiver
US6067267A (en) 1998-08-12 2000-05-23 Toshiba America Electronic Components, Inc. Four-way interleaved FIFO architecture with look ahead conditional decoder for PCI applications
US6347344B1 (en) * 1998-10-14 2002-02-12 Hitachi, Ltd. Integrated multimedia system with local processor, data transfer switch, processing modules, fixed functional unit, data streamer, interface unit and multiplexer, all integrated on multimedia processor
CA2320347A1 (en) 1998-12-07 2000-06-15 Tomotaka Takeuchi Serial digital interface system transmission/reception method and device therefor
US7089344B1 (en) * 2000-06-09 2006-08-08 Motorola, Inc. Integrated processor platform supporting wireless handheld multi-media devices
US6795876B1 (en) * 2001-03-27 2004-09-21 Intel Corporation Adaptive read pre-fetch
JP2003233584A (ja) 2002-02-12 2003-08-22 Ricoh Co Ltd データ転送装置
US7519728B1 (en) * 2002-07-18 2009-04-14 Juniper Networks, Inc. Merge systems and methods for transmit systems interfaces
TWI236306B (en) * 2003-01-29 2005-07-11 Syncomm Technology Corp Audio and data multiplexed wireless audio system
US7489362B2 (en) * 2003-03-04 2009-02-10 Broadcom Corporation Television functionality on a chip
JP3857697B2 (ja) 2004-03-24 2006-12-13 株式会社東芝 半導体集積回路、半導体記憶装置及び半導体記憶装置のテスト方法
US20060009985A1 (en) * 2004-06-16 2006-01-12 Samsung Electronics Co., Ltd. Multi-channel audio system
US7706415B2 (en) 2004-07-29 2010-04-27 Microsoft Corporation Packet multiplexing multi-channel audio
JP4529605B2 (ja) * 2004-09-15 2010-08-25 ヤマハ株式会社 電子機器
US8281031B2 (en) 2005-01-28 2012-10-02 Standard Microsystems Corporation High speed ethernet MAC and PHY apparatus with a filter based ethernet packet router with priority queuing and single or multiple transport stream interfaces
DE102005019568B4 (de) * 2005-04-27 2010-04-15 Infineon Technologies Ag Speichereinrichtung, Verwendung derselben und Verfahren zur Synchronisation eines Datenwortes
US20090198926A1 (en) * 2006-05-29 2009-08-06 Citibank, N.A. Method and device for switching data
JP4252593B2 (ja) 2006-09-19 2009-04-08 株式会社ソニー・コンピュータエンタテインメント オーディオ処理装置、入出力処理装置および情報処理装置
US20090055005A1 (en) * 2007-08-23 2009-02-26 Horizon Semiconductors Ltd. Audio Processor
JP5363490B2 (ja) * 2007-10-02 2013-12-11 オープンピーク インコーポレイテッド プロセッサ間通信のためのシステムおよび方法
TWI502357B (zh) * 2009-08-11 2015-10-01 Via Tech Inc 資料預先提取方法、裝置及電腦系統
TWI405087B (zh) * 2010-01-12 2013-08-11 Imicro Technology Ltd 用於差分資料傳輸之快閃記憶卡

Also Published As

Publication number Publication date
AU2012216329A1 (en) 2013-03-21
WO2013032751A1 (en) 2013-03-07
AU2012216329B2 (en) 2014-03-20
EP2565782B1 (en) 2015-05-20
TW201312365A (zh) 2013-03-16
US8718806B2 (en) 2014-05-06
KR101453608B1 (ko) 2014-10-22
EP2565782A2 (en) 2013-03-06
US20130060363A1 (en) 2013-03-07
CN102981982B (zh) 2015-08-05
BR102012022076A2 (pt) 2014-04-15
CN102981982A (zh) 2013-03-20
JP2013054748A (ja) 2013-03-21
EP2565782A3 (en) 2013-09-11
JP5456863B2 (ja) 2014-04-02

Similar Documents

Publication Publication Date Title
KR101453608B1 (ko) 오디오 인터페이스에 대한 제로 지연을 갖는 슬레이브 모드 송신
US11500795B2 (en) Load reduced nonvolatile memory interface
US20030174569A1 (en) System and method for translation of SDRAM and DDR signals
US7877675B2 (en) Semiconductor memory apparatus capable of detecting error in data input and output
JP2009507431A (ja) 高速用途においてパラレルデータをシリアルデータに変換する方法および装置
US20150348612A1 (en) Power-management for integrated circuits
US10025732B2 (en) Preserving deterministic early valid across a clock domain crossing
US20140114668A1 (en) Apparatus, system and method for buffering audio data to allow low power states in a processing system during audio playback
US9570130B2 (en) Memory system and memory physical layer interface circuit
KR101742628B1 (ko) 커맨드/어드레스 버스를 통해 통신들을 교환하기 위한 방법, 장치 및 시스템
US9348356B2 (en) Embedded multimedia card (eMMC), host controlling eMMC, and method operating eMMC system
US8410814B2 (en) Receiver circuits for differential and single-ended signals
EP3283971B1 (en) Control circuits for generating output enable signals, and related systems and methods
KR20150084135A (ko) 반도체장치 및 반도체시스템
CN110633230A (zh) 高带宽dimm
JP2006520956A5 (ko)
US9070420B2 (en) Memory sharing system and memory sharing method
JP2008129616A (ja) メモリ装置
US20230326504A1 (en) Semiconductor devices capable of performing write training without read training, and memory system including the same
US11493949B2 (en) Clocking scheme to receive data
TW202322123A (zh) 具有晶片選擇回送之暫存器時脈驅動器
US20190065431A1 (en) Providing zero-overhead frame synchronization using synchronization strobe polarity for soundwire extension buses
JP6426193B2 (ja) ダイナミックランダムアクセスメモリ（ｄｒａｍ）インターフェースのためのシリアルデータ伝送

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170919

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180918

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190917

Year of fee payment: 6