JP6426193B2 - ダイナミックランダムアクセスメモリ(dram)インターフェースのためのシリアルデータ伝送 - Google Patents
ダイナミックランダムアクセスメモリ(dram)インターフェースのためのシリアルデータ伝送 Download PDFInfo
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Description
本出願は、その全体が参照により本明細書に組み込まれる、2014年1月24日に出願された“SERIAL DATA TRANSMISSION FOR A DYNAMIC RANDOM ACCESS MEMORY(DRAM) INTERFACE”と題する米国仮特許出願第61/930,985号の優先権を主張する。
12 システムオンチップ(SoC)、アプリケーションプロセッサ
16 DRAM素子
18 DRAM素子
20 可変周波数PLL
22 クロック(CK)信号
24 インターフェース
26 バスインターフェース
28 バスインターフェース
30 バスインターフェース
32 バスインターフェース
34 CA-CKインターフェース
36 Mレーンバス
38 Mレーンバス
40 Mレーンバス
42 Mレーンバス
50 メモリシステム
52 SoC、AP
54 バンク
56 DRAM素子
58 DRAM素子
60 制御システム(CS)
62 PLL
64 クロック(CK)信号
66 インターフェース
68 CA-CKインターフェース
70 コマンドおよびアドレス(CA)信号
72 通信レーン
74 シリアライザ
76(1) バスインターフェース
76(N) バスインターフェース
78(1) バスインターフェース
78(N) バスインターフェース
80 Mレーンバス
80(1) Mレーンバス
80(N) Mレーンバス
80(X) Mレーンバス
82 データレーン
82(1)(1) データレーン
82(1)(M) データレーン
82(N)(1) データレーン
82(N)(M) データレーン
82(X)(Y) データレーン
84(1) M'レーンバス
84(P) M'レーンバス
86(1)(1) データレーン
86(1)(M') データレーン
86(P)(1) データレーン
86(P)(M') データレーン
88 DRAMバスインターフェース
90 デシリアライザ
92 先入れ先出し(FIFO)バッファ
94 メモリアレイ
96 第1のスイッチング要素
98 第2のスイッチング要素
130 プロセッサベースシステム
132 中央処理ユニット(CPU)
134 プロセッサ
136 キャッシュメモリ
138 システムバス
140 メモリシステム
142 入力デバイス
144 出力デバイス
146 ネットワークインターフェースデバイス
148 ディスプレイコントローラ
150 ネットワーク
152 ディスプレイ
154 ビデオプロセッサ
Claims (14)
- アプリケーションプロセッサ(AP)においてデータバイトをシリアライズするステップと、
前記シリアライズされたデータをダイナミックランダムアクセスメモリ(DRAM)素子を送信するためのバスの単一のレーンを決定するステップと、
前記シリアライズされたデータバイトを前記決定された前記バスの単一のレーンを介して前記ダイナミックランダムアクセスメモリ(DRAM)素子に送信するステップと、
前記DRAM素子において、前記バスの前記単一のレーンから、前記シリアライズされたデータバイトを受信するステップと、
前記APにおいて2つ以上の他のデータバイトをシリアライズするステップと、
前記2つ以上の他のデータバイトを、前記バスの異なるレーンを介して前記DRAM素子に送信するステップと、
前記2つ以上の他のデータバイトのうちのいくつが存在するかに基づいて使用される前記異なるレーンの数を選択的に変更するステップであって、必要とされない前記バスのレーンをオフにする、ステップと
を含む、方法。 - 前記DRAM素子において、前記シリアライズされたデータバイトをデシリアライズするステップをさらに含む、請求項1に記載の方法。
- 前記デシリアライズされたデータバイトを先入れ先出し(FIFO)バッファに記憶するステップをさらに含む、請求項2に記載の方法。
- 前記シリアライズされたデータバイトからのデータを前記DRAM素子のメモリアレイにロードするステップをさらに含む、請求項1に記載の方法。
- アプリケーションプロセッサ(AP)であって、
シリアライザと、
通信バスに動作可能に結合されるとともに、前記通信バスに関連付けられる複数のデータレーンを扱うように構成されるバスインターフェースと、
制御システムであって、
前記シリアライザに、データバイトをシリアライズすることと、前記シリアライズされたデータバイトを、前記バスインターフェースを通して前記通信バスの単一のレーンに渡すことと、異なるデータのバイトを送信するために使用されるデータレーンの数を変更および決定することとを行わせ、前記変更することが、前記複数のデータレーン内のレーンをオンおよびオフに切り替えることを含む
ように構成される制御システムと
を備える、アプリケーションプロセッサ(AP)。 - クロック信号を生成する位相ロックループをさらに備え、前記クロック信号は前記バスインターフェースによって使用される、請求項5に記載のAP。
- 前記バスインターフェースは、クロック信号と、コマンドおよびアドレス信号とを受信するように構成される通信レーンに結合するように構成される、請求項5に記載のAP。
- 前記通信レーンは、前記クロック信号と、前記コマンドおよびアドレス信号との両方を搬送するように構成される、請求項7に記載のAP。
- ダイナミックランダムアクセスメモリ(DRAM)素子であって、
通信バスに動作可能に結合されるとともに、前記通信バスからの複数のデータレーンを収容するように構成されるDRAMバスインターフェースであって、前記複数のデータレーンのうちの1つはクロックレーンを備える、DRAMバスインターフェースと、
前記複数のデータレーンのうちの単一のデータレーンからデータ全体を受信するとともに、前記受信したデータをデシリアライズするように構成されるデシリアライザと、
前記DRAM素子によって受信された前記データを記憶するように構成されるメモリアレイと
を備える、ダイナミックランダムアクセスメモリ(DRAM)素子。 - 前記複数のデータレーンのうちの1つはコマンドレーンを含む、請求項9に記載のDRAM素子。
- 前記デシリアライザに接続されるとともに、前記デシリアライザから前記デシリアライズされたデータを受信するように構成される先入れ先出し(FIFO)バッファをさらに備える、請求項9に記載のDRAM素子。
- 前記FIFOバッファは、データを前記メモリアレイにロードするようにさらに構成される、請求項10に記載のDRAM素子。
- 複数のデータレーン、1つのクロックレーンおよび1つのコマンドレーンを備える通信バスと、
請求項5〜8のいずれか一項に記載のアプリケーションプロセッサ(AP)と、
請求項9〜12のいずれか一項に記載のダイナミックランダムアクセスメモリ(DRAM)素子と
を備える、メモリシステム。 - 前記クロックレーンは前記コマンドレーンである、請求項13に記載のメモリシステム。
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