CN110750471A - 一种基于gpio实现i2s从机功能的方法及终端 - Google Patents

一种基于gpio实现i2s从机功能的方法及终端 Download PDF

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Abstract

本发明公开了一种基于GPIO实现I2S从机功能的方法及终端，所述方法包括：设置GPIO1接收I2S的SCLK信号、GPIO2接收I2S的WS信号以及GPIO3接收I2S的SD信号；主机MCU分别发送所述SCLK信号、所述WS信号和所述SD信号到从机CPU的GPIO1、GPIO2和GPIO3上；当GPIO1产生上升沿中断后，SCLK从低电平转变成了高电平，从所述SD信号读取比特数据。本发明通过利用GPIO实现了I2S从机功能的软件驱动，使得从机CPU可以支持I2S从机模式。

Description

一种基于GPIO实现I2S从机功能的方法及终端
技术领域
本发明涉及计算机应用技术领域，尤其涉及一种基于GPIO实现I2S从机功能的方法、终端及存储介质。
背景技术
I2S(Inter-IC Sound，集成电路内置音频总线)是飞利浦公司针对数字音频设备之间的音频数据传输而制定的一种总线标准，采用沿独立的导线传输时钟与数据信号的设计，通过分离数据和时钟信号，避免了时差诱发的失真。I2S总线简单有效，可以有效提升输出数据的质量，在各种嵌入式音频系统中有广泛应用。但是在嵌入式音频系统设计中，并不是所有的CPU都支持I2S总线格式，更很少有支持I2S从机模式的CPU。
I2S为三线总线，3个信号分别为：串行时钟SCK、帧时钟WS和串行数据信号SD；其中，串行时钟SCK也叫位时钟(BCK)，即每发送1位数字音频数据，SCK上都有1个脉冲，SCK的频率＝2×采样频率×采样位数，在数据传输过程中，I2S总线的发送器和接收器都可以作为系统的主机来提供系统的时钟频率。帧时钟WS，即命令(声道)选择，用于切换左右声道的数据，WS的频率等于采样频率，由系统主机提供，WS为“1”表示传输的是左声道的数据，WS为“0”表示传输的是右声道的数据。串行数据信号SD用于传输二进制补码表示的音频数据。
I2S格式的信号无论有多少位有效数据，数据位的最高位(MSB)总是被最先传输，1次能够发送的数据决定于I2S格式的有效位数。如图1所示，是一个典型的I2S时序，当WS为高电平时，是发给左声道的数据，而当WS为低电平时，却是发给右声道的数据，数据在时钟高电平采样。
因此，现有技术还有待于改进和发展。
发明内容
本发明的主要目的在于提供一种基于GPIO实现I2S从机功能的方法、终端及存储介质，旨在解决现有技术中缺少支持I2S从机模式的CPU的问题。
为实现上述目的，本发明提供一种基于GPIO实现I2S从机功能的方法，所述基于GPIO实现I2S从机功能的方法包括如下步骤：
设置GPIO1接收I2S的SCLK信号、GPIO2接收I2S的WS信号以及GPIO3接收I2S的SD信号；
主机MCU分别发送所述SCLK信号、所述WS信号和所述SD信号到从机CPU的GPIO1、GPIO2和GPIO3上；
当GPIO1产生上升沿中断后，SCLK从低电平转变成了高电平，从所述SD信号读取比特数据。
可选地，所述的基于GPIO实现I2S从机功能的方法，其中，所述当GPIO1产生上升沿中断后，SCLK从低电平转变成了高电平，从所述SD信号读取比特数据，之后还包括：
如果WS为高电平，则将预设大小比特数据存入左声道缓冲区中，如果WS为低电平，则将预设大小比特传入右声道缓冲器中。
可选地，所述的基于GPIO实现I2S从机功能的方法，其中，所述GPIO1支持向所述从机CPU产生中断，并支持边沿触发中断。
可选地，所述的基于GPIO实现I2S从机功能的方法，其中，所述如果WS为高电平，则将预设大小比特数据存入左声道缓冲区中，如果WS为低电平，则将预设大小比特传入右声道缓冲器中，具体为：
连续产生16个中断，则读取16个比特数据；如果WS为高电平，则将16比特数据存入左声道缓冲区中，如果WS为低电平，则将16比特传入右声道缓冲器中。
可选地，所述的基于GPIO实现I2S从机功能的方法，其中，所述基于GPIO实现I2S从机功能的方法还包括：
设置GPIO1为输入功能，设置GPIO2为输入功能，设置GPIO3为输入功能；
设置GPIO1上升沿中断；
挂载GPIO1中断处理函数；
接收比特个数为0，使能GPIO1中断。
可选地，所述的基于GPIO实现I2S从机功能的方法，其中，所述中断处理函数用于处理所述主机MCU发来的读请求。
可选地，所述的基于GPIO实现I2S从机功能的方法，其中，所述基于GPIO实现I2S从机功能的方法还包括：
当进入所述中断处理函数的入口时，判断是否GPIO2的WS为1；
当否时，读取GPIO3的SD的一个比特，并存入右声道缓冲区，比特数加1；
当是时，读取GPIO3的SD的一个比特，并存入左声道缓冲区，比特数加1；
判断是否比特个数为16；
当是时，通知上层从缓冲区读取数据，比特数为0，进入中断处理函数的出口；
当否时，直接进入中断处理函数的出口。
此外，为实现上述目的，本发明还提供一种基于GPIO实现I2S从机功能的系统，其中，所述系统包括：主机MCU和从机CPU；
预先设置GPIO1接收I2S的SCLK信号、GPIO2接收I2S的WS信号以及GPIO3接收I2S的SD信号；所述主机MCU分别发送所述SCLK信号、所述WS信号和所述SD信号到所述从机CPU的GPIO1、GPIO2和GPIO3上；当GPIO1产生上升沿中断后，SCLK从低电平转变成了高电平，从所述SD信号读取比特数据。
此外，为实现上述目的，本发明还提供一种终端，其中，所述终端包括：存储器、处理器及存储在所述存储器上并可在所述处理器上运行的基于GPIO实现I2S从机功能的程序，所述基于GPIO实现I2S从机功能的程序被所述处理器执行时实现如上所述的基于GPIO实现I2S从机功能的方法的步骤。
此外，为实现上述目的，本发明还提供一种存储介质，其中，所述存储介质存储有基于GPIO实现I2S从机功能的程序，所述基于GPIO实现I2S从机功能的程序被处理器执行时实现如上所述的基于GPIO实现I2S从机功能的方法的步骤。
本发明设置GPIO1接收I2S的SCLK信号、GPIO2接收I2S的WS信号以及GPIO3接收I2S的SD信号；主机MCU分别发送所述SCLK信号、所述WS信号和所述SD信号到从机CPU的GPIO1、GPIO2和GPIO3上；当GPIO1产生上升沿中断后，SCLK从低电平转变成了高电平，从所述SD信号读取比特数据。本发明通过利用GPIO实现了I2S从机功能的软件驱动，使得从机CPU可以支持I2S从机模式。
附图说明
图1是典型的I2S时序示意图；
图2是本发明基于GPIO实现I2S从机功能的方法的较佳实施例的流程图；
图3是本发明基于GPIO实现I2S从机功能的系统的较佳实施例的功能原理图；
图4是本发明基于GPIO实现I2S从机功能的方法中产生中断的流程示意图；
图5是本发明基于GPIO实现I2S从机功能的方法中读取数据过程的示意图；
图6为本发明终端的较佳实施例的运行环境示意图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚、明确，以下参照附图并举实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
通过GPIO(通用输入输出端口的简称，简单来说就是STM32可控制的引脚，STM32芯片的GPIO引脚与外部设备连接起来，从而实现与外部通讯、控制以及数据采集的功能)来模拟MIDO时序，由软件实现MDIO协议。
本发明较佳实施例所述的基于GPIO实现I2S从机功能的方法，如图2和图3所示，所述基于GPIO实现I2S从机功能的方法包括以下步骤：
步骤S10、设置GPIO1接收I2S的SCLK信号、GPIO2接收I2S的WS信号以及GPIO3接收I2S的SD信号；
步骤S20、主机MCU分别发送所述SCLK信号、所述WS信号和所述SD信号到从机CPU的GPIO1、GPIO2和GPIO3上；
步骤S30、当GPIO1产生上升沿中断后，SCLK从低电平转变成了高电平，从所述SD信号读取比特数据。
具体地，利用GPIO的中断功能，当SCLK产生一个高脉冲后，表示I2S传输周期启动；然后，检测SD信号，每一个高电平，就从SD上读取一个比特到本地缓冲；利用GPIO的边沿触发中断功能，不需要CPU一直去轮询GPIO是否已经为高电平，减少CPU压力，提高I2S时序的实时性。
如图3所示，GPIO1接I2S的SCLK信号，GPIO2接I2S的WS信号，GPIO3接I2S的SD信号，因为CPU上做I2S从设备，所以这三个信号对CPU来说都是输入信号。
进一步地，选定的GPIO1支持向CPU产生中断，支持边沿触发中断。当GPIO1产生上升沿中断后，就表示SCLK从低电平转变成了高电平，此时可以从SD信号读取1个比特的数据。连续产生16个中断，则读取16个比特数据；如果WS为高电平，则把16比特数据存入左声道缓冲区中，如果WS为低电平，则把16比特传入右声道缓冲器中。上层任务从缓冲器中获取16比特数据后做其他具体的操作，如播放声音或者进行编解码。
进一步地，本发明的基于GPIO实现I2S从机功能的方法的中使能GPIO1中断的过程，流程如图4所示，具体为：
S1：设置GPIO1为输入功能；
S2：设置GPIO2为输入功能；
S3：设置GPIO3为输入功能；
S4：设置GPIO1上升沿中断；
S5：挂载GPIO1中断处理函数gpio1_irs()；
S6：接收比特个数为0；
S6：使能GPIO1中断。
其中，核心部分是中断处理函数gpio1_irs()，其用于处理所述主机MCU发来的读请求，如果是所述主机MCU要写所述从机CPU，则在gpio1_irs()中读取MDC的电平高低，每次中断读取一个bit(比特，比特是表示信息的最小单位，是二进制数的一位包含的信息或2个选项中特别指定1个的需要信息量)，并且按照协议PHY地址读取5比特为设备地址，接着是5比特寄存器内部地址。
进一步地，如图5所示，当进入所述中断处理函数gpio1_irs()的入口时，判断是否GPIO2的WS＝＝1；当否时，读取GPIO3的SD的一个比特，并存入右声道缓冲区，比特数加1；当是时，读取GPIO3的SD的一个比特，并存入左声道缓冲区，比特数加1；继续判断是否比特个数＝＝16；当是时，通知上层从缓冲区读取数据，比特数为0，进入中断处理函数的出口；当否时，直接进入中断处理函数的出口。
进一步地，如图3所示，本发明还提供了一种基于GPIO实现I2S从机功能的系统，其中，所述系统包括：主机MCU和从机CPU；预先设置GPIO1接收I2S的SCLK信号、GPIO2接收I2S的WS信号以及GPIO3接收I2S的SD信号；所述主机MCU分别发送所述SCLK信号、所述WS信号和所述SD信号到所述从机CPU的GPIO1、GPIO2和GPIO3上；当GPIO1产生上升沿中断后，SCLK从低电平转变成了高电平，从所述SD信号读取比特数据。
进一步地，如图6所示，基于上述基于GPIO实现I2S从机功能的方法，本发明还相应提供了一种终端，所述终端包括处理器10、存储器20及显示器30。图6仅示出了终端的部分组件，但是应理解的是，并不要求实施所有示出的组件，可以替代的实施更多或者更少的组件。
所述存储器20在一些实施例中可以是所述终端的内部存储单元，例如终端的硬盘或内存。所述存储器20在另一些实施例中也可以是所述终端的外部存储设备，例如所述终端上配备的插接式硬盘，智能存储卡(Smart Media Card,SMC)，安全数字(SecureDigital,SD)卡，闪存卡(Flash Card)等。进一步地，所述存储器20还可以既包括所述终端的内部存储单元也包括外部存储设备。所述存储器20用于存储安装于所述终端的应用软件及各类数据，例如所述安装终端的程序代码等。所述存储器20还可以用于暂时地存储已经输出或者将要输出的数据。在一实施例中，存储器20上存储有基于GPIO实现I2S从机功能的程序40，该基于GPIO实现I2S从机功能的程序40可被处理器10所执行，从而实现本申请中基于GPIO实现I2S从机功能的方法。
所述处理器10在一些实施例中可以是一中央处理器(Central Processing Unit,CPU)，微处理器或其他数据处理芯片，用于运行所述存储器20中存储的程序代码或处理数据，例如执行所述基于GPIO实现I2S从机功能的方法等。
所述显示器30在一些实施例中可以是LED显示器、液晶显示器、触控式液晶显示器以及OLED(Organic Light-Emitting Diode，有机发光二极管)触摸器等。所述显示器30用于显示在所述终端的信息以及用于显示可视化的用户界面。所述终端的部件10-30通过系统总线相互通信。
在一实施例中，当处理器10执行所述存储器20中基于GPIO实现I2S从机功能的程序40时实现以下步骤：
设置GPIO1接收I2S的SCLK信号、GPIO2接收I2S的WS信号以及GPIO3接收I2S的SD信号；
主机MCU分别发送所述SCLK信号、所述WS信号和所述SD信号到从机CPU的GPIO1、GPIO2和GPIO3上；
当GPIO1产生上升沿中断后，SCLK从低电平转变成了高电平，从所述SD信号读取比特数据。
所述当GPIO1产生上升沿中断后，SCLK从低电平转变成了高电平，从所述SD信号读取比特数据，之后还包括：
如果WS为高电平，则将预设大小比特数据存入左声道缓冲区中，如果WS为低电平，则将预设大小比特传入右声道缓冲器中。
所述GPIO1支持向所述从机CPU产生中断，并支持边沿触发中断。
所述如果WS为高电平，则将预设大小比特数据存入左声道缓冲区中，如果WS为低电平，则将预设大小比特传入右声道缓冲器中，具体为：
连续产生16个中断，则读取16个比特数据；如果WS为高电平，则将16比特数据存入左声道缓冲区中，如果WS为低电平，则将16比特传入右声道缓冲器中。
所述基于GPIO实现I2S从机功能的方法还包括：
设置GPIO1为输入功能，设置GPIO2为输入功能，设置GPIO3为输入功能；
设置GPIO1上升沿中断；
挂载GPIO1中断处理函数；
接收比特个数为0，使能GPIO1中断。
所述中断处理函数用于处理所述主机MCU发来的读请求。
所述基于GPIO实现I2S从机功能的方法还包括：
当进入所述中断处理函数的入口时，判断是否GPIO2的WS为1；
当否时，读取GPIO3的SD的一个比特，并存入右声道缓冲区，比特数加1；
当是时，读取GPIO3的SD的一个比特，并存入左声道缓冲区，比特数加1；
判断是否比特个数为16；
当是时，通知上层从缓冲区读取数据，比特数为0，进入中断处理函数的出口；
当否时，直接进入中断处理函数的出口。
进一步地，本发明还提供一种存储介质，其中，所述存储介质存储有基于GPIO实现I2S从机功能的程序，所述基于GPIO实现I2S从机功能的程序被处理器执行时实现如上所述的基于GPIO实现I2S从机功能的方法的步骤。
综上所述，本发明提供一种基于GPIO实现I2S从机功能的方法及终端，所述方法包括：设置GPIO1接收I2S的SCLK信号、GPIO2接收I2S的WS信号以及GPIO3接收I2S的SD信号；主机MCU分别发送所述SCLK信号、所述WS信号和所述SD信号到从机CPU的GPIO1、GPIO2和GPIO3上；当GPIO1产生上升沿中断后，SCLK从低电平转变成了高电平，从所述SD信号读取比特数据。本发明通过利用GPIO实现了I2S从机功能的软件驱动，使得从机CPU可以支持I2S从机模式。
当然，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关硬件(如处理器，控制器等)来完成，所述的程序可存储于一计算机可读取的存储介质中，所述程序在执行时可包括如上述各方法实施例的流程。其中所述的存储介质可为存储器、磁碟、光盘等。
应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。

Claims (10)

1.一种基于GPIO实现I2S从机功能的方法，其特征在于，所述基于GPIO实现I2S从机功能的方法包括：
设置GPIO1接收I2S的SCLK信号、GPIO2接收I2S的WS信号以及GPIO3接收I2S的SD信号；
主机MCU分别发送所述SCLK信号、所述WS信号和所述SD信号到从机CPU的GPIO1、GPIO2和GPIO3上；
当GPIO1产生上升沿中断后，SCLK从低电平转变成了高电平，从所述SD信号读取比特数据。
2.根据权利要求1所述的基于GPIO实现I2S从机功能的方法，其特征在于，所述当GPIO1产生上升沿中断后，SCLK从低电平转变成了高电平，从所述SD信号读取比特数据，之后还包括：
如果WS为高电平，则将预设大小比特数据存入左声道缓冲区中，如果WS为低电平，则将预设大小比特传入右声道缓冲器中。
3.根据权利要求2所述的基于GPIO实现I2S从机功能的方法，其特征在于，所述GPIO1支持向所述从机CPU产生中断，并支持边沿触发中断。
4.根据权利要求3所述的基于GPIO实现I2S从机功能的方法，其特征在于，所述如果WS为高电平，则将预设大小比特数据存入左声道缓冲区中，如果WS为低电平，则将预设大小比特传入右声道缓冲器中，具体为：
连续产生16个中断，则读取16个比特数据；如果WS为高电平，则将16比特数据存入左声道缓冲区中，如果WS为低电平，则将16比特传入右声道缓冲器中。
5.根据权利要求1所述的基于GPIO实现I2S从机功能的方法，其特征在于，所述基于GPIO实现I2S从机功能的方法还包括：
设置GPIO1为输入功能，设置GPIO2为输入功能，设置GPIO3为输入功能；
设置GPIO1上升沿中断；
挂载GPIO1中断处理函数；
接收比特个数为0，使能GPIO1中断。
6.根据权利要求5所述的基于GPIO实现I2S从机功能的方法，其特征在于，所述中断处理函数用于处理所述主机MCU发来的读请求。
7.根据权利要求6所述的基于GPIO实现I2S从机功能的方法，其特征在于，所述基于GPIO实现I2S从机功能的方法还包括：
当进入所述中断处理函数的入口时，判断是否GPIO2的WS为1；
当否时，读取GPIO3的SD的一个比特，并存入右声道缓冲区，比特数加1；
当是时，读取GPIO3的SD的一个比特，并存入左声道缓冲区，比特数加1；
判断是否比特个数为16；
当是时，通知上层从缓冲区读取数据，比特数为0，进入中断处理函数的出口；
当否时，直接进入中断处理函数的出口。
8.一种基于GPIO实现I2S从机功能的系统，其特征在于，所述系统包括：主机MCU和从机CPU；
预先设置GPIO1接收I2S的SCLK信号、GPIO2接收I2S的WS信号以及GPIO3接收I2S的SD信号；所述主机MCU分别发送所述SCLK信号、所述WS信号和所述SD信号到所述从机CPU的GPIO1、GPIO2和GPIO3上；当GPIO1产生上升沿中断后，SCLK从低电平转变成了高电平，从所述SD信号读取比特数据。
9.一种终端，其特征在于，所述终端包括：存储器、处理器及存储在所述存储器上并可在所述处理器上运行的基于GPIO实现I2S从机功能的程序，所述基于GPIO实现I2S从机功能的程序被所述处理器执行时实现如权利要求1-7任一项所述的基于GPIO实现I2S从机功能的方法的步骤。
10.一种存储介质，其特征在于，所述存储介质存储有基于GPIO实现I2S从机功能的程序，所述基于GPIO实现I2S从机功能的程序被处理器执行时实现如权利要求1-7任一项所述的基于GPIO实现I2S从机功能的方法的步骤。
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