JP2013002848A - 半導体装置 - Google Patents
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Abstract
【解決手段】複数のフリップフロップを有するユーザー回路と、テストモード時に、前記複数のフリップフロップを接続してスキャンチェーンを構成する接続経路とを有し、前記接続経路は、前記複数のフリップフロップのうちいずれかの前記フリップフロップの非反転出力値を論理演算して出力する論理演算回路、または、前記複数のフリップフロップのうちいずれかの前記フリップフロップの反転出力値を後段のフリップフロップに出力する反転値接続経路を有する。
【選択図】図4
Description
テストモード時に、前記複数のフリップフロップを接続してスキャンチェーンを構成する接続経路とを有し、
前記接続経路は、前記複数のフリップフロップのうちいずれかの前記フリップフロップの非反転出力値を論理演算して出力する論理演算回路、または、前記複数のフリップフロップのうちいずれかの前記フリップフロップの反転出力値を後段のフリップフロップに出力する反転値接続経路を有する。
そこで、第1の実施の形態例におけるLSIは、複数のFFとを有するユーザー回路と、テストモード(以下、スキャンモード)時に複数のFFを接続してスキャンチェーンを構成する接続経路とを有する。そして、接続経路は、複数のFFのうちいずれかのFFの非反転出力値を論理演算して出力する論理演算回路を有する。なお、複数のFFのうち、他のFFについては、非反転出力値が論理演算されることなく後段のFFに出力される。これにより、LSIは、スキャンモード時に、FFに入力されるデータパターンを変更させることができると共に、FFに保持された値を変更して出力させることができる。
第2の実施の形態例におけるLSIは、複数のFFとを有するユーザー回路と、テストモード(以下、スキャンモード)時に複数のFFを接続してスキャンチェーンを構成する接続経路とを有する。そして、接続経路は、複数のFFのうちいずれかのFFの反転出力値を後段のFFに出力する反転値接続経路を有する。なお、複数のFFのうち、他のFFについては、非反転出力値が後段のFFに出力される。これにより、LSIは、スキャンモード時に、FFに入力されるデータパターンを変更させることができると共に、FFに保持された値を変更して出力させることができる。
第3の実施の形態例におけるLSIは、複数のFFとを有するユーザー回路と、テストモード(以下、スキャンモード)時に複数のFFを接続してスキャンチェーンを構成する接続経路とを有する。そして、接続経路は、複数のFFのうちいずれかのFFの非反転出力値と所定値とを入力とし、AND演算回路、OR演算回路、XOR演算回路、NAND演算回路、NOR演算回路、XNOR演算回路のいずれかの論理演算を行う論理演算回路を有する。なお、複数のFFのうち、他のFFについては、非反転出力値が論理演算されることなく後段のFFに出力される。
第4の実施の形態例におけるLSIは、第1のクロックに同期して動作する複数のFFを有するユーザー回路と、テストモード時に、複数のFFを接続して第1のクロックに同期してシフト動作するスキャンチェーンを構成する接続経路と、所定値と第1のクロックとを論理演算し第2のクロックを出力するクロック生成回路とを有する。そして、複数のFFのうちいずれかのFFは、テストモード(以下、スキャンモード)時には第2のクロックに同期して動作し、ユーザモード時には第1のクロックに同期して動作する。なお、複数のFFのうち、他のFFについては、スキャンモード時についても、第1のクロックに同期して動作する。
第5の実施の形態例におけるLSIは、複数のFFとを有するユーザー回路と、テストモード(以下、スキャンモード)時に複数のFFを接続してスキャンチェーンを構成する接続経路とを有する。そして、接続経路は、製品出荷前は第1の値と複数のFFのうちいずれかのFFの非反転出力値との論理演算値が当該非反転出力値に、製品出荷後は第2の値と非反転出力値との論理演算値が一定値になる論理演算を行う論理演算回路を有する。この所定値は、製品出荷前は第1の値に、製品出荷後は前記第1の値とは異なる第2の値に設定される。なお、複数のFFのうち、他のFFについては、非反転出力値が論理演算されることなく後段のFFに出力される。
複数のフリップフロップを有するユーザー回路と、
テストモード時に、前記複数のフリップフロップを接続してスキャンチェーンを構成する接続経路とを有し、
前記接続経路は、前記複数のフリップフロップのうちいずれかの前記フリップフロップの非反転出力値を論理演算して出力する論理演算回路、または、前記複数のフリップフロップのうちいずれかの前記フリップフロップの反転出力値を後段のフリップフロップに出力する反転値接続経路を有する半導体装置。
付記1において、
前記論理演算回路は、論理否定回路である半導体装置。
付記1において、
前記接続経路は、前記論理演算回路、または、前記反転値出力経路のいずれかまたは両方を分散して複数有する半導体装置。
付記1において、
前記論理演算回路は、前記フリップフロップの非反転出力値と所定値とを入力とし、AND演算回路、OR演算回路、XOR演算回路、NAND演算回路、NOR演算回路、XNOR演算回路のいずれかである半導体装置。
付記4において、
前記所定値は、擬似乱数値である半導体装置。
付記4において、
前記所定値は、製品出荷前は第1の値に、製品出荷後は前記第1の値とは異なる第2の値に設定され、
前記論理演算回路は、前記製品出荷前は前記第1の値と前記非反転出力値との論理演算値が当該非反転出力値に、前記製品出荷後は前記第2の値と前記非反転出力値との論理演算値が一定値になる論理演算を行う半導体装置。
第1のクロックに同期して動作する複数のフリップフロップを有するユーザー回路と、
テストモード時に、前記複数のフリップフロップを接続して前記第1のクロックに同期してシフト動作するスキャンチェーンを構成する接続経路と、
所定値と前記第1のクロックとを論理演算し第2のクロックを出力するクロック生成回路とを有し、
前記複数のフリップフロップのうちいずれかの前記フリップフロップは、テストモード時には前記第2のクロックに同期して動作し、ユーザモード時には前記第1のクロックに同期して動作する半導体装置。
付記7において、
前記クロック生成回路の前記論理演算は、AND演算、OR演算、XOR演算、NAND演算、NOR演算、XNOR演算のいずれかである半導体装置。
付記7または8において、
前記所定値は、擬似乱数値である半導体装置。
付記7乃至9のいずれかにおいて、さらに、
前記接続経路は、前記複数のフリップフロップのうちいずれかの前記フリップフロップの非反転出力値を論理演算して出力する論理演算回路、または、前記複数のフリップフロップのうちいずれかの前記フリップフロップの反転出力値を後段のフリップフロップに出力する反転値接続経路を有する半導体装置。
Claims (6)
- 複数のフリップフロップを有するユーザー回路と、
テストモード時に、前記複数のフリップフロップを接続してスキャンチェーンを構成する接続経路とを有し、
前記接続経路は、前記複数のフリップフロップのうちいずれかの前記フリップフロップの非反転出力値を論理演算して出力する論理演算回路、または、前記複数のフリップフロップのうちいずれかの前記フリップフロップの反転出力値を後段のフリップフロップに出力する反転値接続経路を有する半導体装置。 - 請求項1において、
前記論理演算回路は、論理否定回路である半導体装置。 - 請求項1において、
前記接続経路は、前記論理演算回路、または、前記反転値出力経路のいずれかまたは両方を分散して複数有する半導体装置。 - 請求項1において、
前記論理演算回路は、前記フリップフロップの非反転出力値と所定値とを入力とし、AND演算回路、OR演算回路、XOR演算回路、NAND演算回路、NOR演算回路、XNOR演算回路のいずれかである半導体装置。 - 第1のクロックに同期して動作する複数のフリップフロップを有するユーザー回路と、
テストモード時に、前記複数のフリップフロップを接続して前記第1のクロックに同期してシフト動作するスキャンチェーンを構成する接続経路と、
所定値と前記第1のクロックとを論理演算し第2のクロックを出力するクロック生成回路とを有し、
前記複数のフリップフロップのうちいずれかの前記フリップフロップは、テストモード時には前記第2のクロックに同期して動作し、ユーザモード時には前記第1のクロックに同期して動作する半導体装置。 - 請求項5において、さらに、
前記接続経路は、前記複数のフリップフロップのうちいずれかの前記フリップフロップの非反転出力値を論理演算して出力する論理演算回路、または、前記複数のフリップフロップのうちいずれかの前記フリップフロップの反転出力値を後段のフリップフロップに出力する反転値接続経路を有する半導体装置。
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