JP2009505059A - 秘密情報を含む集積回路の試験 - Google Patents

Abstract

機能回路（１２ａ−ｃ）と結合された、並列の入力部および出力部を有するスキャンチェーン（１４）を備えた集積回路（１０）。スキャンチェーン変更回路（４３、４７、７０ａ−ｃ）は、スキャンチェーン（１４）と結合されて設けられる。試験が許可されるとき、スキャンチェーン変更回路は、通常のシフト経路がスキャンチェーンを通して設けられるモードで作動する。試験が許可されないとき、スキャンチェーン変更回路（４３、４７、７０ａ−ｃ）は、シフト経路に自発的な動的な変化をもたらすように動作する。そして、シフトが起きている間に、スキャンチェーン変更回路は、動的に集積回路の外部端子間のシフト経路の長さを変化させる。一実施形態において、この動的な変化は、連続した鍵の比較によって制御される。他の実施形態において、連続した鍵の比較は、スキャンチェーンによる転送および／または機能回路の動作を不能にするために使用される。

Description

本発明は集積回路の試験に関し、特に、未許可のアクセスから保護されなければならない秘密の情報を含む集積回路の試験に関する。

試験容易性および秘密性は、矛盾する設計上の要求を集積回路に課している。試験容易性は、スキャンチェーンからの試験刺激に応答してスキャンチェーンの中に捕捉される回路素子からの応答信号内に、回路素子の予想される誤りが現れるように、各回路素子がスキャンチェーンに結合するべきことを必要とする。このように、集積回路を、試験刺激を印加して試験応答をシフトさせることで、スキャンチェーンを用いて容易に試験することが可能である。しかしながら、このことは、回路素子において秘密情報により影響を受ける信号が、スキャンチェーンを通じて容易にアクセスできることも意味する。

一方で、秘密性は、秘密情報を有する回路パーツがいかなる形式でもスキャンチェーン内で捕捉された応答に影響を与えない回路構成によっても確保することができる。この方法は、これらの回路を試験できる可能性を、通常の機能的条件下で、回路全体の機能的反応を観察することに限定してしまう。このように、全ての状況下で回路が適切に動作するという保証を与えることはできず、また、長期の、従って高価な試験を行った後でしかそのような保証はできない。

この課題は、２００４年７月の第１０回国際オンライン試験シンポジウム（ＩＯＬＴＳ）２１９−２２４ページに、「Scan Design and Secure」というタイトルで発表され論文において、取り組まれている（非特許文献１参照）。Helyらは、適切な鍵が与えられていない場合、または、試験不能化ヒューズが断線されている場合は、スキャンセルがスキャンチェーン内に時間の関数として現れる順序を変更することを提案している。このような方法によれば、いくらかの試験は依然可能であるが、関連したデータをスキャンチェーンの順序変更出力から再構築することはできない。

同様に、スキャンチェーンの出力をリバース・エンジニアリングのために役立たなくする方法も知られている（例えば特許文献１参照）。この特許では、適切な鍵を受け取れない限り、試験出力データは暗号化される。

試験データを覆い隠す効果を別にして、これらの技術は、スキャンチェーンに接続する集積回路の外部端子を識別することをさらに困難にすることができる。シフト中、機能的な論理回路によって他の端子も試験データに応答する。順序入れ替えのため、出力試験データを入力試験データに照合することによって試験データ出力を容易に決定することができない。

しかしながら、これは、これらの公表された発明の可能な予想外の副作用に過ぎない。スキャンチェーンの入力と出力とを識別することを困難にするための体系的な取り組みは行われていない。実際には、スキャンチェーンの入力と出力とを識別することは、依然として一般に可能である。

欧州特許第１０８９０８３号明細書 "Scan Design and Secure Chip", by D. Hely, M-L. Flottes, F. Bancel, B. Rouzeyre, N. Berard and M. Renovell, published in the 10th International On-Line Testing Symposium (IOLTS) July 2004

とりわけ、集積回路の外部スキャンチェーン入力端子および出力端子を識別することをより難しくすることが、本発明の目的である。

本発明は、請求項１に従った集積回路を提供する。この集積回路においては、スキャンチェーン変更回路が、シフト過程の固有の一部として、スキャンチェーンを通る試験データの経路（ルーティング）を変化させる。スキャンチェーン変更回路は、試験データが外部端子間のスキャンチェーンを移動する途中のスキャンセルを横切る回数を変化させる。このように、試験データのある部分と他の部分の双方がスキャンチェーンを通ってシフトする間に、この試験データのある部分は、試験データの他の部分よりもより頻繁にこのスキャンセルを通過する。これは、スキャンチェーンを識別することをより難しくする。

ある実施形態では、所定の鍵が集積回路に供給されたとき、または、一つ以上の（アンチ）ヒューズが断線されるまで、可変ルーティングは不能（ディセーブル）にされる。このように、鍵が供給され、または、ヒューズがまだ断線されていないときに、通常の試験が可能である。鍵が供給されない場合、あるいは、一つ以上の（アンチ）ヒューズが断線された後、可変ルーティングが可能（イネーブル）にされるため、試験データのベクトルのシフト移動により、ベクトルの一部が他部分よりも頻繁にスキャンセルを通過するという効果が生じる。別の実施例において、可変ルーティングは、また、通常の試験の間にも使用される。この場合、可変ルーティングを考慮して、試験ベクトルおよび／または予想される試験結果に対して適応化がなされる、および／または、試験ベクトルが供給される外部端子に時間依存変化が加えられるか、または、可変ルーティングを考慮して試験結果を受け取る。

一実施形態においては、シフト中に、一時的に、フィードバックループが、スキャンチェーン内に生成される。このため、試験データの一部のみがフィードバックループを通過し、前記データが既に通過したスキャンセルに戻る。他の一実施形態では、スキャンチェーンに沿ってバイパスが一時的につくられる。これによって、ある試験データはスキャンセルを通過せず、他の試験データはスキャンセルを通過する。このように、シフト中にスキャンチェーンの長さが時間の関数として変化し、どの外部端子がスキャンチェーンの入力部および出力部を形成するか識別することをより難しくする。さらに他の実施形態においては、集積回路の外部端子へのスキャンチェーンの接続を変化させる。これによって、ある試験データはスキャンセルを経て１つの外部端子へ通過し、他の試験データはスキャンセルを経てもう一つの外部端子へ通過するので、どの外部端子がスキャンチェーンの入力部および出力部を構成しているのか識別することをさらに困難にする。更なる実施形態においては、集積回路の外部端子の各対の間に結合された複数のスキャンチェーンを使用し、異なるスキャンチェーン間で時間変化する交差接続を行う。このようにすると、どの外部端子がスキャンチェーンに接続されているかを決定することは困難であり、かつ、試験データは失われない。

別の実施形態においては、連続する鍵比較を用いて、スキャンチェーンを通る所定の経路を維持するための、および／または、スキャンチェーンを通る転送を可能化／不能化するための、および／または、機能回路の動作を可能化／不能化するための、制御信号を生成する。このようにすると、試験時間または動作前の遅延を過度に増やさずに、非常に長い鍵を使用することができる。なぜなら、鍵の照合を試験中または動作中に行うことができるからである。

これらの、および、他の目的および本発明の有利な態様は、以下の図を使用した非制限的な実施形態の記載から明らかになる。

図１は、機能回路１２ａ−ｃ、スキャンチェーン１４、試験制御回路１６およびヒューズ・エレメント１８を備えた集積回路１０を示す。試験制御回路１６は、外部試験インタフェース１７と結合される入力部およびスキャンチェーン１４と結合される制御出力部を有する（接続は示していない）。スキャンチェーン１４は、外部試験インタフェース１７の試験データ入力部と結合される入力部および外部試験インタフェース１７の試験データ出力と結合される出力部を有する。ヒューズ・エレメント１８は、試験制御回路１６およびスキャンチェーン１４と結合される。スキャンチェーン１４は、機能的な論理機能回路１２ａ-ｃの入力部および出力部と結合される。機能回路１２ａ-ｃおよびスキャンチェーン１４の間に単一の入力および出力線が示されているが、実際には多くの回線が並列に設けられている。

図は、ヒューズ・エレメント１８の使用を説明するための集積回路の形態に限定して描かれている。任意の外部接続を有する任意の数の機能回路１２ａ-ｃが示されている。実際には、例えば、機能回路１２ａ−ｃの集積回路外部入力部および出力部の間に結合されるバウンダリスキャンチェーン、同一の試験データ入力部および出力部の間に結合される複数の平行スキャンチェーン、機能回路および試験インタフェースの入出力のための集積回路１０の端子の共用等、多くの追加の試験構成が存在し得る。

少なくとも機能回路１２ａ-ｃの１つは、「秘密」情報、すなわち集積回路 １０から取り出されるべきではない情報を含む。概して、この情報は暗号鍵または識別コードであり、これらは、関連する機能回路１２ａ−ｃの不揮発性メモリに格納することができ、または、この機能回路１２ａ-ｃにプログラムするか、または、機能回路１２ａ-ｃに実装した回路によって規定することができる。一般に、製造された集積回路の各々は各自一意の秘密情報を有するが、秘密情報は１つのクラスのすべての集積回路に対して同じものとしてもよい。

動作中において、回路は、通常の機能モードおよび試験モードの間で切り替えられることができる。通常の機能モードでは、スキャンチェーン１４のフリップフロップは、機能回路１２ａ-ｃの入力部および出力部の間に結合されたフリップフロップとして機能する。試験モードでは、スキャンチェーンのフリップフロップの入力部はスキャンチェーンの他のフリップフロップの出力部と結合されて、直列シフトレジスタを形成する。

いくつかのヒューズ・エレメント１８が断線されたとき、集積回路を試験モードで従来のスキャン試験プロトコルによって試験することができる。この種のプロトコルの一例では、回路は先ずシフトモード動作に入る。このモードでは、スキャンチェーンのフリップフロップが直列に結合され、試験データ入力部からの試験刺激がスキャンチェーン１４を通して直列にシフトされ、さらにスキャンチェーン１４から機能回路１２ａ−ｃの入力部に供給される。その後、回路は、キャプチャモードに入る。このモードでは、スキャンチェーン１４のフリップフロップの入力部が機能回路１２ａ-ｃの出力部と結合され、これらのフリップフロップが機能回路１２ａ−ｃからの試験応答を捕捉する。この後に、回路はシフトモードに戻り、スキャンチェーン１４のフリップフロップがもう一度シフトレジスタを形成し、そして、スキャンチェーン１４は、捕捉したデータを集積回路１０の試験データ出力部へシフトすることができる。

ヒューズ・エレメント１８の異なるいくつかは、断線されないときにそれぞれ従来の試験動作を可能（イネーブル）および不能（ディセーブル）にさせる機能を有する。ヒューズ・エレメント１８は、試験の間、異なる動作モード間の切替えを可能または不能にするために、試験制御回路１６に接続しても良い。一例では、ヒューズ・エレメント１８は、キャプチャモードへの切替を不能にするように構成される。他の例では、ヒューズ・エレメント１８は、スキャンチェーン１４から回路へ、および／または、試験制御回路１６へ、試験クロックの供給を不能または可能にするように構成される。ヒューズ・エレメント１８は、例えば、スキャンチェーン１４を通過するシフト経路を遮断若しくは確立するか、または、スキャンチェーン１４の一部をバイパスすることによって通常のシフトを可能または不能にするために、スキャンチェーン１４に結合されても良い。

ヒューズ・エレメントは、ヒューズおよび／またはアンチヒューズとすることができる。本願明細書で使われる、ヒューズ／アンチヒューズとは、断線前の状態を修復するのに、導電材料の堆積などの物理的な修復が必要とされるような導電接続／非導電（断線）接続を与える状態をもたらすことができる電気的な接続である。断線は、例えば、ヒューズ／アンチヒューズの両端に高電圧を印加することによって、または、例えば、レーザビームや電気によりヒューズ／アンチヒューズを加熱することによって実行できる。

図２は、複数のヒューズ２０ａ-ｂを有する回路を示す。この回路は、電源接続ＶｄｄおよびＶｓｓの間に結合された複数のヒューズ２０ａ-ｂおよび抵抗素子２２ａ-ｂの直列回路を備える。２つの直列回路のみを示しているが、いくつの直列構成であってもよい。この回路は、これらの直列回路のヒューズ２０ａ-ｂおよび抵抗素子２２ａ-ｂ間のそれぞれのノードと結合された入力部を有するＡＮＤゲート２４を備える。ＡＮＤゲート２４のいくつかの入力は反転であり、他の入力は非反転である。ＡＮＤゲート２４は、試験回路２６の可能化／不能化制御入力部と結合される出力部を有する。回路２６は、論理ローの可能化／不能化制御信号を受信した場合は、通常の試験動作を不能にし、論理ハイの可能化／不能化制御信号を受信した場合は、通常の試験動作を可能にするように構成される。試験回路２６は、キャプチャモードへの切替え、試験クロック信号の供給、クロック信号の供給、クロック信号の供給、接続スキャンチェーン１４を経る試験データの通過などを可能にする回路とすることができる。

直列回路の一部において、直列回路のヒューズ２０ａ-ｂは、ノードを電源接続Ｖｄｄ、Ｖｓｓのうちの１つと結合する。残りの直列回路において、ヒューズ２０ａ-ｂは、ノードを電源接続Ｖｄｄ，Ｖｓｓの他の一つと結合する。それゆえに、通常の試験動作は、第一型の接続を有するヒューズ２０ａ-ｂが損傷を受け、第２型の接続を有するヒューズが無傷である場合だけ可能にされる。本願明細書において、第一型の接続を有するヒューズ２０ａ-ｂは、高い電源接続ＶｄｄとＡＮＤゲート２４の非反転入力部に接続されたヒューズ２０ａ−ｂ、及び、低い電源接続ＶｓｓとＡＮＤゲート２４の反転入力部に接続されたヒューズ２０ａ−ｂである。逆に、第２型の接続を有するヒューズ２０ａ-ｂは、低い電源接続ＶｓｓとＡＮＤゲート２４の非反転入力部に接続されたヒューズ、及び、高い電源接続ＶｄｄとＡＮＤゲート２４の反転入力部に接続されたヒューズ２０ａ−ｂである。

ヒューズ２０ａ−ｂの一部または全部の代わりに、アンチヒューズを用いることができる。ヒューズおよびアンチヒューズは、共通にヒューズ・エレメントと呼ぶものとする。ヒューズ・エレメントとアンチヒューズは、同様に、試験の前に断線されていなければならないか否かに応じて、第１型および第２型に区別することができる。第１型の接続を有するアンチヒューズ２０ａ-ｂは、高い電源接続ＶｄｄとＡＮＤゲート２４の反転入力部に接続されたアンチヒューズ２０ａ−ｂ、及び、低い電源接続ＶｓｓとＡＮＤゲート２４の非反転入力部に接続されたアンチヒューズである。逆に、第２型の接続を有するアンチヒューズ２０ａ-ｂは、低い電源接続ＶｓｓとＡＮＤゲート２４の反転入力部に接続されたアンチヒューズ２０ａ−ｂ、及び、高い電源接続ＶｄｄとＡＮＤゲート２４の非反転入力部に接続されたアンチヒューズ２０ａ-ｂである。

集積回路１０の製造の後、全てのヒューズ・エレメント２０ａ-ｂは、無傷状態である。試験前に、第２型の接続を有するヒューズ・エレメント２０ａ-ｂが断線されるが、第１型の接続を有するヒューズ・エレメントは断線されない。集積回路は、このとき試験の準備ができている。試験の後、第１型の接続を有するヒューズ・エレメント２０ａ−ｂの少なくとも一部も断線される。

その結果、ヒューズ・エレメントが第１型の接続を有するのか第２型の接続を有するのかを知らない第三者は、再度試験を可能にするために、断線したヒューズ・エレメントのうちどれを修復すべきか、どれを修復すべきでないかについて、予測することができない。明らかなように、ヒューズ・エレメントを、その端子の電圧がヒューズ・エレメントの型について何の情報も提供しないように接続することにより、ヒューズ・エレメントの型を決定することはさらに困難となる。

図の実施例では、これは、断線時に高論理レベルの入力信号を生成するヒューズ・エレメントに対してＡＮＤゲートの反転および非反転入力部を使用することにより、および／または、断線時に低論理レベルの入力信号を生成するヒューズ・エレメントに対してＡＮＤゲートの反転および非反転入力部を使用することにより、実現される。反転入力部は、ヒューズ・エレメントとＡＮＤゲート（または他の多入力論理回路）の入力部との間に奇数の反転回路のチェーンを挿入することによって実現することができる。非反転入力部は、ヒューズ・エレメントとＡＮＤゲート（または他の複数入力論理回路）の入力部との間に偶数の反転回路のチェーンを挿入するまたは反転回路を挿入しないことによって実現することができる。ゼロより大きい偶数を用いることによって、第１型および第２型のヒューズを区別することは、より難しくなる。

明らかなように、例えば、ＡＮＤゲート２４とその反転／非反転入力部を含む集積回路の一部を、回路を破壊することなく容易に取り除くことのできない被覆領域の下に置くことや、ＡＮＤゲートを集積回路の異なる領域に分散させること、等によって、接続の型を決定することを難しくすることができる。
当然ながら、反転および非反転入力部を有するＡＮＤゲート２４は、この効果を有する回路の一例に過ぎない。ヒューズ２０ａ−ｂの予め定められた１つの組み合わせ、または、少数の組み合わせのうちの１つ組み合わせが無傷であり、他のヒューズが断線されているときのみ試験可能とする他の任意の回路を使用することができる。また、代わりにヒューズ２０ａ−ｂの少なくとも一部を、試験に影響を与えないように接続してももちろん良い。これも、修復しなければならないヒューズを特定することをより難しくする。

図２に示した例のように、ヒューズの効果を１つの信号に結合する回路を使用する必要はない。代わりに、異なるヒューズが回路内の異なる場所において効果を有するが、それらの組み合わせ効果は、適切な組み合わせのヒューズが断線／非断線である場合にのみ、適切な試験を可能とする回路を用いることもできる。この方法は、回路の局部的改ざんに対する脆弱性がより低くなるという効果がある。修復を防止するために、予め定めた第１の位置でスキャンチェーンに影響を及ぼすヒューズが断線されており、かつ、予め定めた第２の位置でスキャンチェーンに影響を及ぼすヒューズが断線されていない構成にあるときのみ試験が許可されなければならない。スキャンチェーンに沿った各位置の個々のヒューズの代わりに、ヒューズの集合を使用することができる。これを実現するために、例えば、図２のような回路を使用することができる。

図２ａは、スキャンスフリップフロップ２８を有するスキャンチェーンが、それぞれのヒューズ１８に結合された変更回路２９を含む実施例を示す。この回路では、各変更回路２９は、対応するヒューズ／アンチヒューズ１８が断線されていない場合は、第１の方法で、スキャンチェーンを流れる試験データに影響を及ぼすように構成され、対応するヒューズ／アンチヒューズ１８が断線されている場合は、第２の方法で影響を与えるように構成されている。変更回路２９の組み合わせは、選択されたヒューズの組み合わせが断線されたときのみ、それらの組み合わせ効果が変更をもたらさないように選択される。

ヒューズ/アンチヒューズ１８が断線されている場合、変更回路２９は、例えば、変更されていないデータを転送し、ヒューズ／アンチヒューズ１８が断線されていない場合は、連続した試験データビットと時間依存擬似ランダム・シーケンスとの排他的論理和の結果を転送する。この場合、異なる変更回路２９の疑似ランダム・シーケンスは、それらの組み合わせ効果が、両変更回路２９を通してシフトされた後のデータが変更されないままとなるように、スキャンチェーン内のそれらの距離に対応した量だけ互に時間シフトしたものとすることができる。より複雑な実施例では、時間シフトした排他的論理和が常に０になるように選択された、異なる疑似ランダム・シーケンスが、異なる変更回路２９に使用されても良い。このように、それらの組み合わせ効果は、両変更回路２９を通してシフトされた後のデータが変更されないままにすることである。さらに他の実施例では、異なるフリップフロップがスキャンチェーンの異なるステージで並列に使用され、その結果、スキャンチェーンの一部に沿って、並列分岐が可能になる。この実施例では、変更回路２９が異なる分岐間でデータを切り替え、その結果、切り替えの適切な組み合わせが成された場合にのみ、データは並列の分岐を超えて伝播する。

図２ｂは、異なる状態で動作を可能にするために使用される回路の一例を示す。複数のＡＮＤゲート２４は、それぞれ異なる状態で動作を可能にするために設けられ、ＡＮＤゲートは、スキャンチェーン（図示せず）が秘密情報を含む一つ以上の機能回路（図示せず）の異なる一組にアクセスすることを可能にする。図からわかるように、ＡＮＤゲートは少なくとも部分的に同じ（アンチ）ヒューズから信号を受け取る。ＡＮＤゲートへの接続は、最初に、第１のＡＮＤゲートから可能化信号を発生するために、選択された第１の（アンチ）ヒューズが断線されていなければならず、次に、第２のＡＮＤゲートから可能化信号を発生するために、第２の（アンチ）ヒューズが断線されていなければならない（これにより同時に第１のＡＮＤゲートが不能にされる）ように構成することが望ましい。

このように、３クラスの（アンチ）ヒューズがある。第１のＡＮＤゲートは、３つのクラス全てに接続され、第１のクラスの（アンチ）ヒューズが断線されている場合にのみ、論理１を出力する。第２のＡＮＤゲートは、３つのクラス全てに接続され、第１および第２のクラスの（アンチ）ヒューズが断線されている場合にのみ、論理１を出力する。３つ以上のＡＮＤゲートをこのような方法で使用して、断線されなければならないアンチヒューズのさらに多数の組を規定することができることを理解されたい。

図２について述べたように、ＡＮＤゲートおよび特定の接続が単に説明の便宜上示されている。試験アクセスに対して同じ効果を有する他の回路も使用することができる。さらに、全ての（アンチ）ヒューズからの信号は、両ＡＮＤゲート２４と結合されているが、これは必要ではないことを理解されたい。

秘密情報を有する回路への試験アクセスが、全体として、可能化および不能化される実施例を示してきたが、このことは必要ではないことを理解されたい。その代わりに、集積回路は複数の異なる状態を提供し、それぞれの状態において、秘密情報のそれぞれの部分についてのみ試験アクセスを可能とすることができる（異なる状態についてのそれぞれの部分は異なっているが、重複は排除しない）。この場合には、試験中に、毎回追加的に複数のヒューズまたはアンチヒューズを断線することによって、集積回路をこれらの状態の連続する一つの状態に設定することが望ましい。異なる状態での動作を可能にするために、同じ（アンチ）ヒューズを使用するのが望ましい。

図３は、試験データ入力／出力として、および、機能回路１２ａ-ｂの入力／出力として多重化されている外部接続部３２、３４を有する集積回路を示す。マルチプレクサ３０が、集積回路１０の多重化された出力部に設けられる。各マルチプレクサ３０は、機能回路１２ａ-ｃの出力部と結合された第１の入力部およびスキャンチェーン１４ａ,ｂの出力部と結合された第２の入力部を有する。マルチプレクサ３０の出力部は、集積回路１０の外部端子３４と結合される。マルチプレクサ３０の制御入力部（図示せず）は、試験制御回路１６と結合される。多くの入力端子は、機能回路１２ａ-ｃの入力部およびスキャンチェーンの入力部と並列に結合される。加えて、端子３２は、交互に入力部および出力部として機能するように切り替えて使用される。多重化された入力部３２と出力部３４は、例示としてのみ示していることを理解されたい。実際には、はるかに多数の端子があっても良く、それらのいくつか、あるいは、全ては、試験入力部および出力部として多重化されても良い。

複数のスキャンチェーン１４ａ-ｂが示されている。完全性のために、各機能回路１２ａ-ｂは、全てのスキャンチェーン１４ａ-ｂと結合されて示される。ただし、各機能回路１２ａ−ｂはスキャンチェーンの１つのみと結合された入力部および出力部を有することが当然好ましい。

この集積回路は、集積回路の外部端子のどれに、スキャンチェーン１４ａ−ｂの入力部および／または出力部が結合されるかを決定することを困難にする構造とすることが好ましい。これは、試験入力中にシフトインされる試験データと試験出力中にシフトアウトされる試験データの間の１対１関係が、例えば、少なくとも、正しいヒューズ・エレメントの組み合わせ（図示せず）がそれぞれ無傷／断線でないために試験が許可されないとき、または、適切な鍵が与えられているときに、得られないようにすることによって行われる。試験データ入出力を隠すために様々な回路を用いることができる。

図４は、名目上の順序で左から右に示されるスキャンフリップフロップ４０ａ−ｅを有するスキャンチェーンの一部を示す。試験データはスキャンチェーンを経てシフトされる。シフトのために使用される回路接続のみを示している。本図および以後の図のスキャンチェーンにおいて、全てまたは大部分のスキャンフリップフロップ４０ａ−ｅが、機能回路（図示せず）の入力部に結合された出力部および／または機能回路（図示せず）の出力部に結合された機能入力部、ならびに、試験制御回路に結合され、データを機能回路から読み出すのか、スキャンチェーンの前段のスキャンフリップフロップ４０ａ−ｅから読み出すのかを制御する制御入力部（図示せず）を有する。

ループ４２、バイパス４６および論理ゲート４４が、スキャンチェーンに加えられている。ループ・マルチプレクサ４３は、スキャンチェーンの第１のスキャンフリップフロップ４０ａに結合された第１の入力部、および、スキャンチェーンの名目順で第１のスキャンフリップフロップに隣接した第２のフリップフロップ４０ｂの入力部に結合された出力部を備える。ループ・マルチプレクサ４３の第２の入力部は、名目順で第２のスキャンフリップフロップの次に位置するスキャンフリップフロップ４０ｃの出力部に結合される。バイパス・マルチプレクサ４７は、スキャンチェーンの第４のスキャンフリップフロップ４０ｄの出力部に結合された第１の入力部、および、スキャンチェーンの名目順で第４のスキャンフリップフロップ４０ｄに隣接した第５のスキャンフリップフロップ４０ｅの入力部と結合された出力部を備える。ループ・マルチプレクサ４３の第２の入力部は、名目順で第４のスキャンフリップフロップ４０ｄの前段のスキャンフリップフロップ４０ｃの出力部に結合される。ＯＲゲート４４は、スキャンチェーンの名目順で連続するフリップフロップ４０ｃ，４０ｄのそれぞれの出力部および入力部に結合された第１の入力部および出力部を有する。

許可制御回路４９は、ループ・マルチプレクサ４３およびバイパス・マルチプレクサ４７の制御入力部、および、ＯＲゲート４４の第２の入力部に結合された制御線４８を有する。

動作中において、許可制御回路４９は、例えばヒューズ・エレメント（図示せず）の正しい組み合わせがそれぞれ無傷／断線でないために、または、適切な鍵が設けられているときに、試験が許可されないかを検知する。許可制御回路４９が、試験が許可されることを検知したとき、許可制御回路４９は、制御線４８に論理レベルを有する定常信号を供給して、ループ・マルチプレクサ４３、ＯＲゲート４４およびバイパス・マルチプレクサ４７がスキャンフリップフロップ４０ａ−ｅからの試験データを名目順にシフトさせて通過させるようにする。

許可制御回路４９が、試験は許可されないと検知した場合は、許可制御回路４９は制御線４８に時変信号（例えば、ランダムまたは擬似ランダム信号）を供給する。その結果、ループ・マルチプレクサ４３は、時々試験データをループバックさせ、実効的にスキャンチェーンを長くする。バイパス・マルチプレクサ４７は、時々、スキャンチェーンを短くさせる。また、ＯＲゲート４４は時々試験データを論理１で上書きする。このように、試験データに応答する信号変化がスキャンチェーンを通過するが、もはや入力部と出力部における試験データのストリーム間に１対１関係は存在しない。データがスキャンチェーンをシフトする間、集積回路の外部端子に接続されスキャンチェーン内のデータに応答する機能回路１２ａ−ｃの出力部は外部端子に接続されたままであるため、試験チェーンにおけるデータシフトがこれらの外部端子に信号変化を生じさせる。これは、出力信号を出力する集積回路の外部端子を他の外部端子（例えば、試験データに応答して信号変化を生じる機能回路１２ａ−ｃの出力部と結合された端子）から区別することを難しくする。

ループ・マルチプレクサ４３、バイパス・マルチプレクサ４７およびＯＲゲート４４の構成およびそれらの接続は、単に例として示しているだけである。実際には、異なる数のスキャンフリップフロップを含むループおよびバイパスを使用することもでき、ループおよび／またはバイパスは重複させることもできる。論理ゲートは、スキャンチェーンのいかなる位置でも使用することができ、ＡＮＤゲートまたはＸＯＲ（排他的論理和）ゲートのような他の種類の論理ゲートを使用することもでき、さらに、複数の論理ゲートを設けることもできる。好ましくは、ループ、バイパスおよび論理ゲートの組み合わせが使われる。その理由は、スキャンチェーンの構造を再構築することをより難しくするからである。

図５は、より複雑なループが加えられたスキャンチェーンの部分を示す。本実施例では、許可制御回路（図示せず）が適切な制御信号を供給するときに、線形フィードバックシフトレジスタ（ＬＦＳＲ）が形成される。いくつかのスキャンフリップフロップ４０の前に、複数のＸＯＲゲート５２がスキャンチェーン内に設けられている。ＡＮＤゲート５０は、対応する制御信号が許可制御回路（図示せず）から制御線４８に受信された場合に、スキャンフリップフロップ４０からＸＯＲゲートの入力部へ信号をフィードバックするために設けられている。ＬＦＳＲの一例のみが示されており、スキャンチェーンに沿って、より多くのおよび／または異なる位置にＸＯＲを含む他のＬＦＳＲを使用することもできることが認められるべきである。フィードバックされる論理パルスに応答して長い繰返し周期を有する反復シーケンスを生成することが可能なＬＦＳＲを使用することが好ましい。長いシーケンスを生成するのための接続の例がＬＦＳＲ技術から既知である。また、許可が検知されない間、許可制御回路（図示せず）がフィードバックをスイッチオンしたままにしておけば十分であり、フィードバックの切り替えをオン、オフする必要はない点に注意されたい。ＬＦＳＲは、たとえ、論理１または論理０のみを含む試験データが供給されても、スキャンチェーンをシフトされるデータに論理信号変化を生成するように配置されたＯＲゲート４４やＸＯＲゲートのような、１つ以上の論理ゲートを含むスキャンチェーンの一部分の後に配置することが好ましい。この場合、ＬＦＳＲは論理１に応答し、広範囲な擬似ランダムパターンを生成する。

図６は、許可制御回路の一実施例の一部を示す。許可制御回路は、鍵生成回路６６、第１のフリップフロップ６０を有する第１のシフトレジスタ、第２のフリップフロップを有する第２のシフトレジスタ、および、ＸＯＲゲート６４（排他的論理和ゲート）を含む。鍵生成回路６６は、第１のシフトレジスタの入力部と結合された出力部を有する。第２のシフトレジスタは、集積回路の外部端子と結合された入力部を有する。各ＸＯＲゲート６４は、対応する第１および第２のフリップフロップ６０、６２の一組と結合された入力部および制御線４８と結合された出力部を有する。制御線は、図４に示すように、例えばスキャンチェーンと結合される。比較的短い第１および第２のシフトレジスタが示されているが、もっと長いシフトレジスタを使用しても良く、および／または、追加の制御信号を生成するために、もっと多くのＸＯＲゲートを接続しても良い。

動作中において、鍵生成回路６６（例えば疑似ランダムジェネレータ）は、第１のシフトレジスタに対して連続ビットの鍵を出力する。外部入力部からのビットは、第２のシフトレジスタを通じてシフトされる。ＸＯＲゲート６４は、第１および第２のシフトレジスタからの対応するビットを比較する。第１および第２のシフトレジスタからのビットが一致する場合、ＸＯＲゲート６４がスキャンチェーンを通常動作させる信号を制御線４８に供給し、試験データのフィードバックおよび／またはバイパスおよび／または上書きを抑制する。第１および第２のシフトレジスタからのビットが一致しない場合、時間依存信号が制御線に現れ、スキャンチェーンを通常のシフト動作から逸脱させる。

望ましくは、第１および第２のシフトレジスタは、許可制御回路によって制御されるスキャンチェーン（図示せず）と同じクロックを有することが好ましい。一つの代替手段として、このクロックを分周したものを第１および第２のシフトレジスタのクロックとして使用することができる。同一または関連するクロック信号を使用することによって、試験のためのスキャンシフトの間中新しいビットを一致して供給し続けることができる。このような方法で、非常に長い連続した鍵を使用することができ、不正アクセスをすることをより難しくする。加えて、これは自動的にスキャンチェーンに時変制御信号を提供し、それによってスキャンチェーンを識別することを難しくする。

鍵のビットをシフトさせるために、１つのシフトレジスタのみを使用することを示したが、複数のシフトレジスタを並列に使用することもでき、および／または、制御線４８上の制御信号は、外部鍵データおよび内部鍵データの２ビット以上を比較した結果として生成することができることが、理解されるべきである。許可制御回路は、複数のスキャンチェーンを制御するために、単一の鍵比較を使用することができる。あるいは、異なるスキャンチェーン用に、複数の鍵の比較が並列に使用されても良い。他の代替手段として、異なるスキャンチェーン用の異なる鍵を照合するために、１つの鍵比較回路を使用しても良い。

１つの代替手段として、許可制御回路において従来の静的な鍵照合方法を使用しても良く、言い換えれば、一旦完全な鍵が読み込まれると、第１および第２のシフトレジスタがシフトするのを止めることができる。この場合、外部鍵が許可制御回路に読み込まれ、許可制御回路がこの鍵が正しいか否かを検出する。許可制御回路は、鍵が正しいと判断すると、スキャンチェーンが通常どおりに機能するように、制御線４８に制御信号を設定する。そうでない場合には、許可制御回路は、擬似ランダム発生器などのような、時間依存信号発生器、または、真性ランダム発生器からの信号を制御線４８に供給する。これの方法は、任意の鍵照合技術を使用することができる効果がある。しかし、鍵の長さと試験のために必要とされる所要時間との間で、妥協が必要とされる。

図６ａは、第１および第２のシフトレジスタを含む構造を、スキャンチェーンへのアクセスを可能または不能にするためにも使用することができる実施例を示す。それぞれ鍵データおよび鍵参照データをシフトインするために、第１および第２のシフトレジスタは、同一または関連するクロック信号でクロックされる。本実施例では、比較回路６７およびセット/リセット・メモリ回路６８が設けられる。比較回路６７は、第１および第２のシフトレジスタに結合された入力部と、セット／リセット・メモリ回路６８のセット入力部に結合された出力部を有する。セット／リセット・メモリ回路６８は、パワーアップ時に、あるいは、集積回路のリセット時にリセットされるように構成される。セット/リセット・メモリ回路６８は、スキャンチェーン（図示せず）のイネーブル回路６９の可能化／不能化制御入力部と結合される。動作中において、一旦セット／リセット・メモリ回路６８がセットされると、セット／リセット・メモリ回路６８が、スキャンチェーンへの入力および／またはスキャンチェーンからの出力を不能にする。セット/リセット・メモリ回路６８は、第１および第２のシフトレジスタの、鍵データと参照データとの間で不整合が発生したときに、比較回路６７によってセットされる。セット／リセット・メモリ回路６８は、安定な比較結果が得られる時のみ「セット」が起こるようにクロックされることが好ましい。

鍵の比較は、少なくとも試験応答を捕捉する後まで、無期限に継続されることが好ましい。鍵生成回路は、少なくともスキャンチェーンを通してデータをシフトさせるために必要となる時間の間、反復しない参照シーケンスを生成することが望ましい。

たとえ、他の比較器回路６４が使用されない場合であっても、すなわち、スキャンチェーンに他のいかなる変化も成されない場合にも、イネーブル回路６９を有する構成を適用することができることに注意されたい。この実施例は、試験データがスキャンチェーンによってシフトされる間継続する鍵の比較を連続的に行う。このようにすると、試験の開始を比較が終了するのを待って行う必要がないので、時間短縮が得られる。このように、非常に長いキーを、長い遅延を招くことなく使用することができる。また、この構造は、（たとえスキャンチェーン内のイネーブル回路を可能にしなくても）スキャンチェーン内のイネーブル回路以外のイネーブル回路を可能にするために使用することができることにも注意されたい。このように、例えば、集積回路の安全機能は、鍵および参照データの不整合が発生した後に使用不能にすることができた。これは、集積回路の不正使用および／または不正アクセスを防止する効果がある。しかしながら、スキャンチェーンにおいてイネーブル回路を使用する効果は、通常の試験アクセスを秘密情報へのアクセスを防止するために制限する必要がない点にある。

図７は、第１、第２および第３のスキャンチェーンを有する回路を示し、各スキャンチェーンは、シフトレジスタとして結合した一組のスキャンフリップフロップ４０ａ−４０ｅ，７０，７２を有する。各々のスキャンチェーンは、集積回路に試験データを供給して、集積回路から試験結果を受け取るために、集積回路の異なる外部端子の対と結合される。スワッピング回路７４ａ-ｃは、対となるスキャンチェーンのスキャンフィリップフロップの間に結合される。スワッピング回路７４ａ−ｃは、２つの入力部と２つの出力部を有し、許可制御回路４９からの制御回信号の制御のもとで、第１および第２の入力部からの入力信号を、第１および第２の出力部にそれぞれ供給するか、第２および第１の出力部に交差して供給する。各スワッピング回路７４ａ-ｃは、相互に逆の制御を行う、一対のマルチプレクサとして実現されるが、他の回路とすることも可能である。

動作中において、許可制御回路４９が試験を許可するときには、スワッピング回路７４ａ-ｃが試験データをスキャンチェーンに沿って平行に通過させるようにする。許可制御回路４９が試験を許可しないときには、時変制御信号（例えば、擬似ランダム信号）をスワッピング回路７４ａ−ｃに送り、時々試験データを１つのスキャンチェーンから他のスキャンチェーンへ交差して供給するようにする。このようにして、スキャンチェーンのどの出力がどの入力に対応するかを不明にする。

試験が許可されるときは、許可制御回路４９は、スワッピング回路７４ａ-ｃが、試験データをスキャンチェーンに沿って平行に通過するようにさせることが望ましい。しかしながら、これは、必ずしも必要ではない。他の実施例では、試験が許可された場合にも、許可制御回路４９は、スワッピング回路７４ａ−ｃに、スキャンチェーン間の接続を所定の時変態様でスワッピングさせる。

実質的に、これは、スキャンチェーンの入力部および出力部として使用される外部端子が、シフト中に時間の関数として変化することを意味する。試験データがシフトインされるときに、このスワッピングの形態が使用された場合は、特定のスキャンチェーンからの試験のための試験データが拡大したビット範囲で集積回路に供給され、異なるスキャンチェーンの外部端子に供給されなければならない。同様に、試験データがシフトアウトされるときに、このスワッピングの形態が使用された場合は、特定のスキャンチェーンからの試験結果が拡張したビットの範囲に集められ、異なるスキャンチェーンの外部端子から収集されなければならない。これは、スキャンチェーンを識別することをさらにより難しくする。

スキャンチェーン間の接続のスワッピングを行う所定の時変態様は、例えば、リセット信号に応答して開始させることができる。また、所定の鍵が供給されたことを検知して、定期的に繰り返すスワッピングパターンを開始することができる。このように、外部の試験装置を、スワッピングの所定の時変態様に同期させることができる。

試験中において、いくつかのスキャンチェーンを、シフトインおよびシフトアウトのために並列に用いることができる点に注意されたい。この場合、異なるスキャンチェーンの試験データを、混合しなければならず、また、異なるスキャンチェーンの試験結果を収集しなければならない。
望ましくは、許可制御回路は、試験データのシフトインの間および試験結果のシフトアウトの間、スワッピングを起こすように構成される。しかし、代わりに、シフトインまたはシフトアウトのみの間、スワッピングを可能にしても良い。このようにしても、依然、スキャンチェーンを識別することは困難である。

最も簡単な形態では、スワッピングは、スキャンチェーンの出力部と集積回路の外部端子との間のスワッピング回路だけで実現することができる。このように、異なる外部端子へのスキャンチェーンの出力部の接続を時間的に変化させることができ、これによって、どの外部端子が使用されているか識別することをより難しくする。しかしながら、スキャンチェーンの異なる部分間の「内部」スワッピング回路を使用することは、機能回路の制御を識別することをより困難にし、かつ、関連する外部端子を識別することがさらにより困難となるという更なる効果がある。

もちろん、スワッピングを、スキャンチェーンにループ、バイパスおよび論理ゲートを付加する構成と組み合わせることもできる。ある形態の時間依存する能動論理ゲートおよび／またはＬＦＳＲ構造を使用することは、スキャンチェーンを調べるために供給される任意の試験パターンを混乱させるので、特に有利である。２入力２出力のスワッピング回路を示したが、代わりに、ｎが２以上の整数であるｎ入力、ｎ出力のスワッピング回路（例えば、クロスバースイッチ）を使用して、異なる回数の異なる交換を実現すること、あるいは、スワッピングよりもより複雑な接続の入れ替えを実現することが可能であり、スキャンチェーンを識別することをさらにより難しくする。図では、スワッピング回路を異なるスキャンチェーンの対応する位置（両チェーンのｍ番目のスキャンフリップフロップに接続された入力部）に置くことを示唆しているが、これは必要ではない。

スワッピングはまた、図６の許可制御回路と結合して、ビットが第２のシフトレジスタと一つ以上のスキャンチェーンとの間で交換されるようにしてもよい。

スキャンチェーンに対する開示された変更に加えて、許可が与えられない限り、秘密情報が任意のスキャンチェーンに読み込まれる、および／または、そのスキャンチェーンからシフトされることを防止するために、他のセキュリティ機構を使用することができることに注意されたい。このように、許可情報が利用できない限り、提案された方法は、スキャンチェーンへの接続を決定することを難しくすることに役立つ。あるいは、開示された変更は、秘密情報のアクセスおよび／または識別を防止するために、単独で使用してもよい。この場合、秘密情報が読み出され、あるいは、シフトされることを防止すために、別のセキュリティ機構は設けられない。

スキャンチェーンに対する開示された変更は、適切な鍵が設けられているかどうか、または、適切なヒューズおよび／またはアンチヒューズが回復されているかどうか決めることをより難しくするために用いてもよい。反対に、ヒューズおよび／またはアンチヒューズの適切な組み合わせの存在は、スキャンチェーンの変更を不能にするために、または、それらを試験データへの体系的なアクセスを可能にする所定の構成に設定するために使用しても良い。

図１は、スキャンチェーン経由の回路へのアクセスを防止するためのヒューズを有する集積回路を示す。 図２は、複数のヒューズによるスキャン機能の制御を示す。 図２ａは、スキャンチェーンを示す。 図２ｂは、複数のヒューズによるスキャン機能の制御を示す。 図３は、試験端子が機能端子と多重化された回路を示す。 図４は、スキャンチェーンを示す。 図５は、スキャンチェーンを示す。 図６は、許可制御回路を示す 図６ａは、許可制御回路の他の応用を示す。 図７は、複数の並列のスキャンチェーンを示す。

Claims (16)

1. 外部端子と、
   機能回路と、
   前記機能回路に結合された並列の入力部および出力部を有するスキャンチェーンを備えた試験アクセス回路であって、前記スキャンチェーンが前記外部端子に結合された直列入力部および出力部の間に結合され、且つ、前記スキャンチェーンがスキャンセルを備えている試験アクセス回路と、
   スキャンチェーンに結合されたスキャンチェーン変更回路であって、前記スキャンチェーンにおける前記試験データのシフトをクロックする信号に応答して、前記試験データの時間的に連続する各部分が、前記外部端子間を一方向にシフトする間に、前記スキャンチェーンを通る途中で前記スキャンセルを横切る回数の差に影響を与えるように構成されたスキャンチェーン変更回路と、
   を備えたことを特徴とする集積回路。
2. 請求項１に記載の集積回路において、
   前記スキャンチェーン変更回路は、前記スキャンセルの入力部に結合された出力部と、制御入力部と、前記スキャンチェーン内で前記スキャンセルに先行する第１の他のスキャンセルに結合された信号入力部、および、前記スキャンセルまたはスキャンチェーン内で前記スキャンセルの後方に位置する第２の他のスキャンセルの出力部に結合された信号入力部とを有する多重化回路と、
   前記多重化回路の制御入力部に結合された出力部を有する時間依存信号生成回路と
   を備えたことを特徴とする集積回路。
3. 請求項１に記載の集積回路において、前記スキャンチェーン変更回路は、
   制御入力部と、スキャンチェーン内で前記スキャンセルの後方に位置する第１の他のスキャンセルに結合された信号出力部と、前記スキャンセルの出力部およびスキャンチェーン内で前記スキャンセルの前方に位置する第２の他のスキャンセルの出力部に結合された信号入力部とを有する多重化回路と、
   前記多重化回路の前記制御入力部に結合された出力部を有する時間依存信号生成回路と
   を備えたことを特徴とする集積回路。
4. 請求項１に記載の集積回路において、前記スキャンチェーン変更回路は、
   前記スキャンセルの出力部に結合された入力部と、制御入力部と、それぞれが直接的に、または、１つ以上のスキャンセルを経由して、前記外部端子のそれぞれ１つと結合された複数の出力部を有するスイッチング回路であって、制御入力部からの制御信号により選択される前記出力部の一つに前記試験データを選択的に送信する該スイッチング回路と、
   前記スイッチング回路の制御入力部に結合された出力部を有する時間依存信号生成回路と
   を備えることを特徴とする集積回路。
5. 請求項４に記載の集積回路において、
   前記スキャンチェーンを含む複数のスキャンチェーンを備え、各スキャンチェーンは、前記集積回路の各外部端子対の間に結合された入力部および出力部を有し、前記スイッチング回路は、前記スキャンチェーンの第１の部分の出力部と前記スキャンチェーンの第２の部分の入力部との間の接続を選択的に交換するように配置され、前記交換は時間依存信号生成回路による制御のもとで選択されることを特徴とする集積回路。
6. 請求項１に記載の集積回路において、
   時間依存信号を供給するための出力部を有する時間依存信号生成回路と、
   前記時間依存信号生成回路の出力部および前記スキャンチェーンの第１の部分の出力部に結合された入力部と、前記スキャンチェーンの第２の部分に結合された出力部を有する論理回路であって、前記時間依存信号と、前記スキャンチェーンの前記第１の部分からの試験データとの組み合わせ論理関数を前記スキャンチェーンの前記第２の部分に供給する論理回路と、
   を備えた集積回路。
7. 請求項６に記載の集積回路において、
   前記スキャンチェーンの前記第２の部分を通るシフト経路内に線形フィードバックシフトレジスタ構造を備えたことを特徴とする集積回路。
8. 請求項１に記載の集積回路において、
   前記スキャンチェーン変更回路に結合されたアクセス制御回路であって、不能化情報を検知すると、前記差への影響付与を不能にするように構成された該アクセス制御回路を備える集積回路。
9. 請求項１に記載の集積回路において、前記スキャンチェーン変更回路は、
   前記スキャンセルに結合され、前記スキャンセルへの、または、前記スキャンセルからの試験データを１つ以上の外部端子へシフトさせる代替経路を制御可能に付与するルーティング回路と、
   時間依存信号生成回路と、
   前記時間依存信号生成回路と結合された入力部を有する第１のシフトレジスタと、
   前記集積回路の外部から鍵信号を受信するための入力部を有する第２のシフトレジスタと、
   前記第１および第２のシフトレジスタの対応する段の出力部に結合された入力部を有し、かつ、出力部が前記ルーティング回路の制御入力部に結合された比較回路と
   を備えたことを特徴とする集積回路。
10. 請求項１に記載の集積回路において、
    前記スキャンセルに結合され、前記スキャンセルへの、または、前記スキャンセルからの試験データを１つ以上の外部端子へシフトさせる代替経路を制御可能に付与するルーティング回路と、
    時間依存信号生成回路と、
    前記時間依存性の信号生成回路と結合された入力部を有する第１のシフトレジスタと、
    前記集積回路の外部からの鍵信号を受信するための入力部を有する第２のシフトレジスタと、
    それぞれが前記第１および第２のシフトレジスタの対応するそれぞれの一対の段の出力部に結合された入力部と、前記ルーティング回路のそれぞれの制御入力部に結合された出力部とを有する複数の比較回路と、
    を備えたことを特徴とする集積回路。
11. 請求項１に記載の集積回路において、前記スキャンチェーン変更回路は、
    外部端子へのまたは外部端子からの試験データのシフトを制御可能に可能化／不能化する、前記スキャンチェーン内に結合された転送ネーブル回路と、
    時間依存信号生成回路と、
    前記時間依存信号生成回路と結合された入力部を有する第１のシフトレジスタと、
    前記集積回路の外部から鍵信号を受信するための入力部を有する第２のシフトレジスタと、
    前記第１および第２のシフトレジスタの対応する段の出力部に結合された入力部を有し、かつ、出力部が前記シフトイネーブル回路の制御入力部に結合された比較回路と、
    を備えたことを特徴とする集積回路。
12. 請求項１に記載の集積回路において、
    前記機能回路の動作を制御可能に可能化／不能化する、前記機能回路に結合された機能回路イネーブル回路と、
    時間依存信号生成回路と、
    前記時間依存信号生成回路と結合された入力部を有する第１のシフトレジスタと、
    前記集積回路の外部からの鍵信号を受信するための入力部を有する第２のシフトレジスタと、
    前記第１および第２のシフトレジスタの対応する段の出力部に結合された入力部を有し、かつ、出力部が前記機能回路イネーブル回路の制御入力部に結合された比較回路と
    を備えたことを特徴とする集積回路。
13. 外部端子と、
    機能回路と、
    前記機能回路に結合された並列の入力部および出力部を有するスキャンチェーンを備えた試験アクセス回路であって、前記スキャンチェーンが前記外部端子に結合された直列入力部と出力部との間に結合されている試験アクセス回路と、
    少なくとも１つの前記外部端子へのまたは前記外部端子からの試験データのシフトを制御可能に可能化／不能化する、スキャンチェーン内に結合された転送イネーブル回路と、
    試験データのシフト動作をクロックする、前記スキャンチェーンに結合されたクロック端子と、
    前記クロック端子からクロックされて動作するように構成された時間依存信号発生回路と、
    前記時間依存信号発生回路に結合された入力部を有する第１のシフトレジスタと、
    前記集積回路の外部から鍵信号を受信するための入力部を有する第２のシフトレジスタと、
    前記第１および第２のシフトレジスタの対応する段の出力部に結合された入力部を有し、前記シフトイネーブル回路の制御入力部に結合された出力部を有する比較回路と
    を備えた集積回路。
14. 外部端子と、
    機能回路と、
    前記機能回路に並列に結合された入力部と出力部とを有するレジスタと、
    前記レジスタ内のデータの更新をクロックする、前記レジスタに結合されたクロック端子と、
    前記機能回路の動作を制御可能に可能化／不能化する、前記機能回路に結合された機能回路イネーブル回路と、
    前記クロック端子からクロックされて動作するように構成された時間依存信号発生回路と、
    前記時間依存信号発生回路に結合された入力部を有する第１のシフトレジスタと、
    前記集積回路の外部から鍵信号を受信するための入力部を有する第２のシフトレジスタと、
    前記第１および第２のシフトレジスタの対応する段の出力部に結合された入力部を有し、前記シフトイネーブル回路の制御入力部に結合された出力部を有する比較回路と
    を備えた集積回路。
15. 集積回路を試験する試験方法において、前記方法は、
    試験クロック信号の制御のもとで、スキャンチェーンを通して試験データをシフトさせるステップと、
    前記試験データをシフトさせている間に、前記試験クロックの制御のもとで鍵データを前記集積回路に供給するステップと、
    前記試験データをシフトさせている間に、前記集積回路内で、前記鍵データの連続照合を実行するステップと
    必要とされる鍵と一致しないことが検知された後、前記試験データのシフトを不能化または阻止するステップと
    を有する試験方法。
16. 請求項１５に記載の集積回路を試験方法において、
    前記連続照合は、試験応答の捕捉前から、試験応答の捕捉後まで継続されることを特徴とする試験方法。

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