KR100721895B1 - 판독/기입 방지의 전기적 퓨즈 구조 - Google Patents

Abstract

전기적 퓨즈들의 구현을 통해서 데이터 값의 저장을 위한 시스템과 방법이 제공되었다. 정상적으로, 전기적 퓨즈들은, 제어 로직 회로(60)에 의해 번지 지정 가능한 다수의 퓨즈 체인들(62,64,66)로 이루어진 퓨즈 배열에 제공된다. 제어 로직 회로(60)는 체인에 데이터 값을 직렬로 로딩하기 위한 제어 신호들을 제공한다. 또한, 제어 로직 회로(60)는, 로딩된 데이터 값들을 후속하여 판독하는 것에 더해서, 로딩된 데이터 값을 테스트하고 프로그래밍하기 위한 제어 신호들도 제공한다. 한 체인은 다수의 하위 체인들(72,74,76)을 포함한다. 각 체인이나 하위 체인은 선택적 기입 방지 퓨즈 셀들(PP 셀)과, 선택적 판독 방지 퓨즈 셀들(F 셀)을 포함한다. 또한, 선택적 기입 방지 퓨즈 셀들 중 하나는 체인이나 하위 체인에서 가장 먼저 위치하고, 선택적 판독 방지 퓨즈 셀들 중 하나는 체인이나 하위 체인에서 마지막에 위치한다. 선택적 판독 방지 셀의 프로그래밍이 체인이나 하위 체인의 직렬 판독을 금하는 것과 반대로, 선택적 기입 방지 퓨즈 셀의 프로그래밍은 체인이나 하위 체인의 후속 프로그래밍을 금지한다. 또한, 각 데이터 셀(F 셀)은, 체인이나 하위 체인이 집적된 호스트 시스템이나 장치에 의해, 판독 가능한 출력으로 제공된다.

전기적 퓨즈, 리던던시 퓨즈, 퓨즈 제어 로직, 트리밍, 다이 식별, 선택적 프로그램 방지 셀, 선택적 판독 방지 셀, 데이터 퓨즈 셀, 데이터 레지스터, 퓨즈 소자

Description

판독/기입 방지의 전기적 퓨즈 구조{READ/WRITE PROTECTED ELECTRICAL FUSE ARCHITECTURE}

도 1은 본 발명의 한 양상에 따른 집적된 전기적 퓨즈 정렬을 지닌 장치의 구성도.

도 2는 본 발명의 한 양상에 따른 퓨즈 구현의 구성도.

도 3a는 본 발명의 한 양상에 따른 퓨즈 하위 체인의 구성도

도 3b는 본 발명의 한 양상에 따른 회로 모형도.

도 4는 본 발명에 따른 데이터 퓨즈 셀의 모형도.

도 5는 본 발명에 따른 프로그래밍 가능한 (기입)방지 퓨즈 셀의 모형도.

도 6은 본 발명에 따른 선택적 판독 방지 퓨즈 셀의 모형도.

도 7은 본 발명에 따른 퓨즈 소자의 모형도.

도 8a는 본 발명의 한 양상에 따른, 퓨즈 체인의 로딩을 위한 타이밍도.

도 8b는 본 발명의 한 양상에 따른, 퓨즈 체인의 테스트를 위한 타이밍도.

도 8c는 본 발명의 한 양상에 따른, 퓨즈 체인의 프로그래밍을 위한 타이밍도.

도 8d는 본 발명의 한 양상에 따른, 프로그래밍된 퓨즈 체인의 판독을 위한 타이밍도.

도 9a는 본 발명의 한 양상에 따른, 퓨즈 체인들을 구현하는 메모리 장치.

도 9b는 VPP가 패키지 내에 본딩되지 않았을 때, VPP에 전원을 공급하도록 요구되는 회로.

도 10은 본 발명의 한 양상에 따른, 선택적 판독 방지 셀을 프로그래밍 하는 특정한 한 방법의 순서도.

도 11은 본 발명의 한 양상에 따른, 프로그래밍 가능한 방지 셀을 프로그래밍 하는 특정한 한 방법의 순서도.
<도면의 주요 부분에 대한 부호의 설명>

삭제

20 : 리던던시 퓨즈

22 : 퓨즈 제어 로직

24 : 고객 퓨즈

28 : 트리밍 퓨즈

32 : 다이 식별 퓨즈

68 : 하위 체인

70 : 선택적 프로그램 방지 셀(PPCE)

72 : 데이터 퓨즈 셀(FCE)

74 : 선택적 판독 방지 셀(RPCE)

90 : 제1 플립플롭

100 : 퓨즈 소자

174 : 초기화

176 : 판독

178 : 로드

180 : 프로그래밍

182 : 테스트

184 : 마진

본 발명은 전기적 퓨즈에 관한 것으로, 특히 판독와 기입 방지 능력을 지닌 전기적 퓨즈 체인(chain)을 프로그래밍 하는 방법과 시스템에 관한 것이다.

레이저 블로운(blown) 퓨즈는 역사적으로 메모리 리던던시(redundancy)의 제어와 다이(die) 식별을 위한 논리 프로세서에서 사용되어 왔다. 일부 기술에서, 레이저 블로운 퓨즈는 전기적으로 프로그래밍 가능한 퓨즈들에 의해 대체되었다. 전기적으로 프로그래밍 가능한 퓨즈 셀은, 전기적으로 프로그래밍 가능한 소자와 센스 회로를 포함한다. 이 센스 회로는, 프로그래밍되지 않은 자연 상태를 논리 '0'으로 설정하는 대신에, 출력이 영구히 논리 '1'로 설정되게 하거나, 이와 반대인 상태를 만드는 회로이다. 이렇게 전기적으로 프로그래밍 가능한 퓨즈 셀들은 메모리 리던던시의 제어와 다이 식별뿐만 아니라, 다른 다수의 적용들에 더하여, 아날로그 트리밍 제어, 고객 소유 구성 비트, 암호화 키 코딩 등에 사용될 수 있다.

현재, 전기적으로 프로그래밍 가능한 퓨즈들은 특정한 응용에 대해 개별화되어야 한다. 예를 들어, 한 제조업자가 다이 식별을 위한 기입 방지 퓨즈 세트를 제공하기를 원한다면, 그는 그 퓨즈들을 디자인 내에 통합시킬 것이며, 웨이퍼가 집적 회로 내에 조립될 때, 탐침 패드가 외부 핀과 결합되지 않게 할 것이다. 이는 고객이 퓨즈 데이터를 겹쳐 쓰지 못하게 하는 것이다. 고객에 따른 특정 퓨즈들은, 고객에 의한 프로그래밍을 위해, 집적 회로의 분리된 핀을 통해 제공될 것이다. 또 다른 경우에, 제조업자는, 퓨즈들이 집적화 되어 왔던 장치에 의해 기밀 정보를 사용할 수 있는 퓨즈를 제공하기를 원할 수도 있다. 그 제조업자는, 고객에게 정보의 판독 방지는 제공하지 않으면서 출력에는 접근 가능한 회로 장치의 고객 퓨즈를 만들어야 할 것이다. 이러한 것이 전기적으로 프로그래밍 가능한 제한된 수의 퓨즈들을 프로그래밍하기 위해서는 충분하다 하더라도, 하나의 집적 회로에 집적되는 다수의 장치들을 통과하는, 수많은 전기적으로 프로그래밍 가능한 퓨즈들을 프로그래밍 하는 때는 매우 성가신 일이 된다. 더구나, 다중의 패드들과 핀들을 제공하는 것은 다이와 보드 공간을 낭비하는 것이다. 더 나아가서, 검정(calibration)과 같은 어떤 적용에서는, 웨이퍼 영역에서 패키지 영역까지의 파라미터들의 변화 때문에, 패드나 핀 프로그래밍 방법으로만 한정되는 것은 바람직하지 못하다.

현재의 기술은 제조업자와 고객에게 판독 방지, 기입 방지, 테스트 능력들을 제공하는 전기적으로 프로그래밍 가능한 퓨즈 배열을 제공하지 못해 왔다. 또한, 현재 기술은, 핀이나 패드로 접근 가능한 프로그래밍을 허락한다 할지라도, 규모가 큰 적용에서의 복합 장치에 걸쳐서 활용되는 전기적으로 프로그래밍 가능한 퓨즈 배열을 제공하지는 못해 왔다. 따라서, 다수의 적용들에 있어서 기입와 판독 방지가 보장되며 프로그래밍 가능한 퓨즈 장치의 제공을 위한 방법과 시스템을 위한 기술이 매우 필요하다.

본 발명의 양호한 실시예에 따르면, 전기적 퓨즈들의 구현에 의한 데이터 값들의 저장을 위한 시스템과 방법이 제공된다. 본 발명은, 메모리 리던던시(memory redundancy) 제어, 아날로그 트리밍(analog trimming) 제어, 고객 소유 구성(customer owned configuration) 비트, 다이 식별(die identification), 암호화 키 코딩(encryption key coding) 등등과 같은 다수의 생산 응용을 위한 전기적 퓨즈들의 사용과 프로그래밍을 가능하게 하는 전기적 퓨즈 셀들의 조합과, 제어, 접속성을 제공한다. 전기적 퓨즈들은 퓨즈 배열에 제공되며, 제어 로직 회로에 의해 번지 지정 가능한 하나 이상의 퓨즈 체인들로 분해된다. 또한, 제어 로직 회로는, 프로그래밍된 데이터 값을 후속적으로 읽은 결과에 더해서 로딩된 데이터 값의 테스팅과 프로그래밍을 위한, 제어 신호를 제공한다. 퓨즈 체인은 또한 다수의 하위 체인(sub-chain)을 포함한다. 각각의 퓨즈 체인이나 하위 체인은, 선택적 기입 방지 퓨즈 셀과 선택적 판독 방지 퓨즈 셀, 그리고 적어도 하나의 데이터 퓨즈 셀을 포함한다.

퓨즈 체인이나 하위 체인의 각각의 데이터 셀은, 체인이나 하위 체인을 지나는 데이터 다운스트림을 직렬로 로딩하는 것에 의해, 하위 체인의 프로그래밍을 가능하게 하는 쉬프트 레지스터 소자나 제1 플립플롭을 포함한다. 방지 셀과 데이터 셀 각각은, 체인이나 하위 체인에서 한번 로딩된다. 상위 프로그램 인에이블 비트("1")는 두 번째 플립플롭이나 각 셀에 배치된 쉬프트 레지스터 소자를 통해서 전달된다. 상위 비트의 전달은, 바람직하지 않은 제약들이 시스템 전원 소스나 신호 루팅 저항에 걸리지 않도록, 셀 퓨즈의 프로그래밍을 위해 필요한 고 전류가 체인이나 하위 체인의 각 셀에 인가되는 것을 보증한다. 더 양호한 것은, 선택적 기입 방지 퓨즈 셀은 체인이나 하위 체인의 첫 번째에 위치하고, 선택적 판독 방지 퓨즈 셀은 체인이나 하위 체인의 마지막에 위치하는 것이다. 선택적 기입 방지 퓨즈 셀의 프로그래밍은, 체인이나 하위 체인의 다운스트림 퓨즈들의 직렬 프로그래밍을 금지하는 한편, 선택적 판독 방지 퓨즈 셀의 프로그래밍은 체인이나 하위 체인의 상류 퓨즈들의 직렬 판독을 금지한다. 이에 더하여, 각각의 데이터 셀은, 체인 또는 하위 체인이 집적된 호스트 시스템이나 장치에 의해, 선택적으로 판독 가능한 출력이 제공된다.

본 발명은, 제조업자가, 접근될 수 없으며 고객에 의해 어떤 방법으로도 바꿔지지 않는 퓨즈 하위 체인에 제조 코드를 프로그램할 수 있게 한다. 이 때, 고객은 그 이상의 변경으로부터 후속적으로 방지되는 다른 퓨즈 하위 체인의 고객 코드를 프로그램 할 수 있다. 데이터 또한 호스트 장치 외의 누구도 접근할 수 없게 프로그래밍될 수 있다. 이것은, 웨이퍼 프로빙(probing)에 의한 집적 회로의 퓨즈 값들을 프로그래밍하게 할 뿐만 아니라, 집적 회로의 패키지 형태에서도 같은 보안을 보장한다. 퓨즈 데이터 값들이 직렬로 로드되고, 테스트되고, 프로그래밍되고, 판독된다는 사실 때문에, 퓨즈 체인은 단일 집적 회로나 장치 위에 집적된 다수의 장치에 구현될 수 있다. 이에 더하여, 전기적 퓨즈는 기본 단일 게이트 옥사이드 COMS 공정을 위한 추가의 포토마스크가 없도록, 보편적으로 디자인된다. 레이저 퓨즈 공정은 전형적으로 추가적 포토마스크를 필요로 한다.

따라서, 본 발명의 한 양상에 따르면, 전자 시스템은 전자 장치와 그에 집적된 퓨즈 체인을 포함한다. 상기 퓨즈 체인은 적어도 하나의 방지 퓨즈 셀과, 이 방지 퓨즈 셀에 동작 가능하게 결합된 적어도 하나의 데이터 퓨즈 셀을 포함한다.

본 발명의 또 다른 양상에 따르면, 회로는 데이터 값을 저장하기 위해 제공된다. 이 회로는 선택적 기입 방지 셀과, 선택적 판독 방지 셀, 및 상기 선택적 기입 방지 셀과 상기 선택적 판독 방지 셀에 동작가능하게 결합되고, 이 둘 사이에 위치하는 적어도 하나의 데이터 퓨즈 셀을 포함한다.

본 발명에서 또 다른 양상에 따르면, 데이터 저장 방법론이 제공된다. 이 방법론은, 적어도 하나의 방지 퓨즈 셀 및 적어도 하나의 데이터 퓨즈 셀을 포함하는 퓨즈 체인을 제공하고, 퓨즈 체인에 데이터 값을 직렬로 로딩하고, 로딩된 데이터 값을 퓨즈 체인내로 프로그래밍하는 단계를 포함한다.

본 발명에서 또 다른 양상에 따르면, 데이터 값을 저장하는 방법이 제공된다. 이 방법은, 각각 데이터 쉬프트 레지스터, 프로그램 인에이블 쉬프트 레지스터, 및 퓨즈 소자를 포함하는 다수의 퓨즈 셀을 제공하는 단계를 포함한다. 여기에서, 각 퓨즈 셀의 상기 데이터 쉬프트 레지스터는 전기적으로 직렬 결합되고, 각 퓨즈 셀의 상기 프로그램 인에이블 쉬프트 레지스터는 전기적으로 직렬 결합된다. 또한, 이 방법은 다수의 퓨즈 셀들의 데이터 쉬프트 레지스터에 데이터 값을 직렬로 로딩하는 것과, 인에이블 비트가 프로그램 인에이블 쉬프트 레지스터들에 직렬로 전달되는 것을 포함한다. 또한, 다수의 퓨즈 셀의 데이터 쉬프트 레지스터에 데이터 값을 직렬로 로딩하는 단계 및, 각각의 데이터 쉬프트 레지스터 내의 프로그램 비트를 갖는 퓨즈 셀이 한번에 하나씩 프로그래밍되도록 하는 프로그램 인에이블 쉬프트 레지스터를 통해서 인에이블 비트를 직렬로 전달하는 단계를 포함한다.

본 발명의 또 다른 양상에 따르면, 데이터 값을 저장하는 퓨즈 체인은, 직렬로 배열된 대다수의 퓨즈 셀들을 포함한다. 각각의 퓨즈 셀은 데이터 쉬프트 레지스터 소자와 프로그램 인에이블 쉬프트 레지스터 소자를 포함한다. 여기에서 각 셀의 데이터 쉬프트 레지스터들은 전기적으로 직렬 결합되고, 각 셀의 프로그램 인에이블 쉬프트 레지스터들도 전기적으로 직렬 결합된다. 상기 데이터 쉬프트 레지스터는, 각 셀이 데이터 비트로 로딩될 때까지, 상기 셀 체인을 통해서 데이터 값을 전달하도록 되어 있다. 프로그램 인에이블 쉬프트 레지스터는, 각각의 데이터 쉬프트 레지스터에서, 개별적으로 하나의 프로그램 비트를 포함하는 각 퓨즈 셀을 프로그래밍하기 위해, 퓨즈 체인을 통해서 인에이블 비트를 직렬로 전달하도록 되어 있다.

본 발명에서 또 다른 양상에 따르면, 데이터 값을 저장하기 위한 퓨즈 체인이 제공된다. 이 퓨즈 체인은, 데이터 값의 저장을 위한 적어도 하나의 데이터 퓨즈 셀과, 상기 데이터 퓨즈 셀의 기입 방지를 위한 수단과, 상기 데이터 퓨즈 셀의 판독 방지를 위한 수단을 포함한다.

상기한 것과 관련된 목적을 달성하기 위해서, 본 발명의 특징들은 다음에서 충분히 설명되고, 청구항에서 특별히 지적될 것이다. 아래의 설명과 첨부된 도면들은, 본 발명의 확실한 실례가 되는 실시예들을 상세하게 설명할 것이다. 이 실시예들은 발명의 원리가 적용되는 모든 실시예들과 그와 동등한 것들을 포함하는 다수의 방법들 중 단지 일부만을 나타내고 있다. 본 발명의 다른 목적들과 효과들과 새로운 특징들은, 아래의 도면들과 함께 이해할 때, 발명에 대한 아래의 상세한 설명으로부터 명백해질 것이다.

이하, 유사 번호로 지정된 소자들이 유사 부분들을 나타내는 첨부 도면을 참조하여 본 발명을 설명한다. 본 발명은 퓨즈 셀 체인을 프로그래밍하고 제공하는 방법과 시스템에 대하여 기술된다. 퓨즈 셀 체인은 하나 이상의 선택적 기입 방지 셀이나, 하나 이상의 판독 방지 셀을 포함할 수 있다. 퓨즈 셀 체인은 기입 방지 셀과 판독 방지 셀을 둘 다 포함 할 수 있다. 이 퓨즈 체인은 로딩될 수 있고, 테스트될 수 있고, 프로그램될 수 있고, 직렬로 판독될 수 있다. 이 셀의 프로그래밍은 단독 가능 비트를 체인에 전달함으로써 수행될 수 있어서 체인에서의 각 셀의 프로그래밍이 개별적으로 발생하게 되어 셀들을 프로그래밍하는데 사용되는 전원 상의 제약들을 제한할 수 있다. 상기된 실시예들의 설명은 단지 예시적일 뿐이며, 제한된 의미로만 받아들여져서는 안 된다.

도 1을 참조하면, 전자 시스템(10)은, 본 발명의 특정 관심 영역을 일반적으로 도시하는 것으로 제공된다. 전자 시스템(10)은, 정적 랜덤 액세스 메모리(SRAM) 장치(18)와 퓨즈 제어 로직 장치(22), 아날로그 모듈(30), 및 기타(34)를 포함한다. 전자 시스템(10)은, 전기적 퓨즈들의 다수의 모범 구현들을 도시한다. 예를 들어, SRAM 장치(18)는 SRAM 장치내의 메모리 셀들 중 어느 하나가 불량일 때, 불량인 메모리 셀들을 대체하는 리던던트 메모리 셀들을 만들기 위해, 리던던시 퓨즈들(20)을 사용한다.

아날로그 모듈(30)은 아날로그 모듈(30)내의 아날로그 장치의 아날로그 트리밍 제어를 위해서 트리밍 퓨즈들(28)을 활용한다. 또한, 전자 시스템(10)은 고객들이 소유한 구성 비트들을 배치하기 위해서 고객 퓨즈들(24)을 포함한다. 마지막으로, 전자 시스템(10)은 다이 식별을 위해서 다이 식별 퓨즈들(32)을 포함한다. 암호화 키 코딩 블록은 이 예에서는 도시되지 않는다. 퓨즈 제어 로직(22)은, 도 1에 도시된 다수의 퓨즈 구현들의 로딩과 프로그래밍, 판독, 테스팅을 위한 적절한 신호들을 발생시킨다. 다수의 전기적 퓨즈 체인들의 직렬 프로그래밍은, 전력 공급과 신호 루팅 요구를 최소화하기 위해서, 한 체인의 한 소자(예를 들어, 리던던시 퓨즈들(20), 트리밍 퓨즈들(28), 다이 식별 퓨즈들(32))에서 전기적 퓨즈들의 프로그래밍을 동시에 가능하게 한다. 본 발명은 직렬 로딩, 테스팅, 프로그래밍의 활용에 의한 웨이퍼나 패키지에서 전기적 퓨즈들의 프로그래밍과 테스팅을 용이하게 한다.

도 2는 제어기(60)를 사용하는 본 발명의 양호한 전기적 퓨즈 구현을 도시한다. 이는, 도 1에 도시된 퓨즈 제어 로직 회로(22)와, 다른 체인들에 직렬로 배치되는 다수의 하위 체인(68)의 동작과 비슷하다. 각 체인, 체인0(62), 체인1(64), 체인2(66)는, 주어진 체인의 하위 체인(68)을 직렬 로딩, 테스팅, 프로그래밍 하게 한다. 본 발명의 양호한 실시예에서, 하위 체인(68)은, 데이터 퓨즈 셀(FCE)(72)과, 선택적 프로그램 방지 셀(PPCE)(70) 즉 선택적 기입 방지 셀과, 선택적 판독 방지 셀(RPCE)(74)을 포함한다. 퓨즈와 방지 셀들은, 원하는 퓨즈 데이터의 후속 로딩을 위해서, 하나 이상의 직렬 체인으로 결합되어 있다. 제어 회로는, 퓨즈와 방지 셀들을 로딩하고 프로그래밍하고 판독하는데 필요한 신호들을 발생한다.

각 셀(70,72,74)은 전기적으로 변경가능한 퓨즈를 포함한다. 또한, 각 셀은, 셀의 프로그래밍 및 퓨즈 체인을 따른 신호들의 전달을 지원하는 회로를 포함한다. 또한, 각 데이터 퓨즈 셀(72)은, 특별한 응용들(예를 들어, 메모리 리던던시 제어, 다이 식별, 아날로그 트리밍, 등등)을 위한, 퓨즈 체인이 집적된 장치의 내부나 외부의 호스트 장치에 의해 사용될 수 있는 출력을 포함한다. 선택적 프로그램 방지 셀(70)은, 이 선택적 프로그램 방지 셀(70)이 한번 프로그래밍되면 셀(70)이 있는 체인 내의 순차적 다운스트림 셀들의 프로그래밍을 금지한다는 사실만 제외하고는, 데이터 퓨즈 셀(72)과 비슷하다. 또한, 선택적 판독 방지 셀(74)은, 이 선택적 판독 방지 셀(74)이 한번 프로그래밍되면, 셀(74)이 있는 체인 내의 판독 방지 셀(74)을 프로그래밍하는 어떤 상류 체인 소자들의 판독을 금지한다는 사실만 제외하고는, 데이터 퓨즈 셀(72)과 비슷하다. 본 발명의 한 양상에서 보면, 선택적 판독 방지 셀(74)의 프로그래밍은 다운스트림 퓨즈들이나 방지 셀들의 프로그래밍을 금지한다. 방지 셀들(예를 들어, 선택적 프로그램 방지 셀(70), 선택적 판독 방지 셀(74))이 데이터 퓨즈 셀들(72)과 비슷한 방식으로 프로그램 된다고 하더라도, 이 방지셀들은 호스트 장치에 사용할 수 있는 출력을 갖지 못한다.

다중 퓨즈 체인들은, 체인 단위로 데이터 퓨즈 셀(72)을 방지하도록 구현될 수 있다. 각각의 하위 체인(68)은 선택적 방지 셀들(70,74)을 포함하거나, 이 방지 셀들로 시작하거나 끝날 수도 있다. 선택적 방지 셀들(70,74)은, 다이 식별이나 메모리 리던던시 제어와 같은 중요한 데이터의 변경을 금지할 수도 있다. 예를 들어, 제조업자가 특정한 구현에서 체인의 일부분을 사용하려고 할 수 있다. 체인이나 하위 체인은, 제조업자에 의해 각 체인이나 하위 체인을 시작할 때, 방지 셀의 프로그래밍에 의해서 잠겨질 수 있다. 따라서, 고객은 제조업자에 의해 프로그래밍된 특정한 체인을 바꿀 수는 없지만, 자신들의 목적에 따른 또다른 체인이나 하위 체인을 만들 수는 있다. 이것은 프로그래밍된 장치를 판매하는데 관련된 많은 공급자와 고객들에게 해당될 수 있다. 따라서, 본 발명은 시스템의 요구에 기초한 적절한 하위 체인의 배열을 위한 능력을 제공한다. 각 체인이나 하위 체인 내의 각 끝에 선택적 판독 셀을 제공하는 것은 체인이나 하위 체인 내의 데이터의 판독을 금지하도록 프로그래밍하는 것이다. 예를 들어, 상기한 것은 키 데이터가 구현 장치나 호스트 내에서 사용됨에 따라, 고객들에게 프로그래밍된 암호 키들을 제공하는 것이다. 하지만, 상기된 것은 시스템이나 장치의 중요한 보안 부분인 출력 포트에서는 사용할 수 없게 만들어져 있다. 선택적으로, 퓨즈 하위 체인들은 웨이퍼 프로브와 패키지 형태 둘 다에 접근 가능할 수 있다.

본 발명의 양호한 실시예에서, 제어기(60)는, 다수의 체인과 하위 체인의 로딩, 테스팅, 프로그래밍, 판독을 위한 프로그래밍 가능한 로직 장치와 프로세서를 포함한다. 프로세서는, 본 명세서에서 기술된 다수의 기능들을 수행하기 위해, 체인과 하위 체인 내의 다수의 퓨즈들을 제어하고 프로그래밍하도록 프로그래밍된다. 프로세서는 어떤 다수의 프로세서나 제어기도 될 수 있다. 본 발명과 관계된 기능들을 수행하도록 프로세서가 프로그래밍되는 방식은, 여기에서 제공된 서술들에 기초하여 일반적인 기술들을 가진다는 것이 쉽게 확인될 것이다.

도 3a는 본 발명에 따른 다른 전기적 퓨즈 하위 체인(68')의 보다 자세한 도면을 도시한다. 이 하위 체인(68')은, 프로그램(기입) 방지 셀(70')과 퓨즈 출력(72'), 퓨즈 출력(72"), 그리고 선택적 판독 방지 셀(74')과 직렬로 배치되는 제어 로직 회로(60')를 포함한다. 제어 로직 회로(60')는, 소거 프로그래밍 가능 로직 장치(EPLD), 프로그래밍 가능 로직 어레이(array)(PLA), 테스트 장치, 등등과 같은 다수의 로직 장치들이 될 수 있다. 제어 로직 회로(60')는, 프로세서(도시되지 않음)로부터 데이터와 제어 신호를 받으며, 프로세서에 하위 체인 상태 데이터를 제공한다. 프로세서는, 적절한 제어 신호와, 여기에 기술된 다수의 기능들을 수행하는 클럭 신호와 함께, 제어 로직 회로(60')를 제공한다. 동작의 다수의 모드들은, 초기화, 정상, 판독, 로드, 프로그래밍, 마진 판독, 소프트 테스트를 포함하는 제어 로직 회로(60')에 의해서 지원될 수 있다. 이 모드들은, 하나의 제어지만, 도3a에 도시된 다수의 신호들(주로, 초기화, 판독, 프로그래밍, 로드, 테스트, 마진)의 조합으로 실행될 수 있다. 그러나, 이것은 일반적으로, 초기화와 정상 모드만이 프로그래밍되고 테스트 되어 온 퓨즈들에 사용되었다.

퓨즈 체인 구현 신호들은 지금부터 더욱 상세하게 설명될 것이다. 퓨즈 체인은 다음 입력들을 가진다.: 체인[n:0]; CLK; 데이터 입력; 데이터 출력; 초기화; 로드; 마진; 프로그래밍; 판독; 테스트; VPP 및 다음의 출력들: 퓨즈출력(72'), 퓨즈 출력(72")을 가진다. 체인[n:0]은 신호는, 데이터 로딩, 프로그래밍, 판독을 위해 지정된 특정한 체인에 분명하게 지정되는 번지이다. CLK신호는, 데이터의 스캐닝, 프로그래밍, 테스팅 중에 데이터 판독을 위한 퓨즈 구현 클럭이다. 두 번째 신호는 퓨즈 셀로 이어지는 프로그래밍을 위한 번지가 지정된 퓨즈 체인에 데이터를 제공한다.

데이터 출력 신호는, 지정된 체인에서 판독 모드로 출력 데이터를 제공한다. 판독 모드에서 데이터 출력 신호는, 퓨즈가 성공적으로 프로그램 됐는지 안됐는지를 반영한다. 호스트 장치는 데이터 출력이 하이(high)인 동안에, 클럭 주기의 수를 카운트함으로써 체인이 언제 완전히 프로그래밍 되었는지를 결정할 수 있다. 초기화 신호는 액티브 로우(low)일 때, 제어 회로(60')를 초기화한다. 초기화 신호가 정상 동작 시에 인액티브(하이로 이동)가 될 때, 퓨즈 소자 출력들은, 그들 각각의 래치들에 잡히고, 퓨즈 셀들은 무전력 상태로 된다. 동작시의 신호는, 초기화의 동작 시행의 다른 모드들을 위해, 사전 설정 제어 회로(60')를 사용하곤 한다. IDDQ 테스팅은, 초기화가 로우일 때 퓨즈 감지 회로가 동작할 때처럼, 초기화가 인액티브 하이일때 선택적으로 수행된다.

로드 신호가 액티브 하이일 때, 원하는 퓨즈 데이터는 데이터 입력으로부터 원하는 지정 체인에 로딩할 수 있다. 마진 신호는 초기화 동안에, 퓨즈와 방지 셀 상태들이 액티브 하이일 때, 이들의 마진 판독을 가능하게 한다. 마진 신호는 일반적인 판독 실행과는 반대로, 더욱 명확한 판독 요구를 가능하게 한다. 프로그래밍 신호는 퓨즈들과 방지 셀들이 액티브 하이일 때, 그것들의 프로그래밍을 가능하게 한다. 판독 신호는 퓨즈와 방지 셀들이 액티브 하이일 때, 판독이나 마진 판독을 가능하게 한다. 테스트 신호가 액티브 하이일 때, 이 테스트 신호에 의해, 퓨즈를 영구적으로 프로그래밍하기 전에 필요로 하는 퓨즈 구성을 테스팅하기 위한 로딩 동작동안 퓨즈 셀 출력들이 로딩된 값들로 된다. 이러한 특징을 소프트 테스팅이라 한다.

퓨즈 출력(72')과 퓨즈 출력(72") 신호는 호스트 장치에 의해서 판독 가능해진 데이터 퓨즈 셀들의 출력이다. 일반적으로, 반대 극이 사용됐을지라도, 프로그래밍 되지 않았으면 이 값은 로직 '1'이고, 프로그래밍 되었으면 로직 '0'이다. VPP 신호는 높은 프로그래밍 전류를 퓨즈 소자들에 제공한다. 프로그래밍을 마친 후, 퓨즈의 정상 실행 중에, VPP의 전력 세기는 퓨즈 회로와 제어 회로(60')에 전력을 주는데 사용되는 공급 전력(VS)과 같다.

도 3b는, 본 발명의 구현에서 사용되는 제어 로직 회로(60')의 모범적인 개략적 로직도를 도시한다. 이 개략적 로직도는 한 예를 도시해야 하기때문에, 각 소자의 세부사항은 간결성을 위하여 생략될 것이다. 그러나, 소자들의 동작은 숙련된 기술자들에 의해 명백해질 것이다. 상기 예가 두 퓨즈 체인의 프로그래밍을 목적으로 도시되기는 했지만, 몇 개의 퓨즈 체인이라도, 로직 디자인의 숙련된 기술을 지닌 사람들에 의해 위와 같은 소자들을 추가시킴으로써, 프로그램될 수 있을 것이다. 본 발명의 양호한 양상에서 보면, 어떤 주어진 퓨즈 구현들에서도, 퓨즈 체인들의 수를 지정하는 발생기를 사용함으로써, 프로그래밍은 수행될 수 있다. 도 3b를 다시 참조하면, 신호들은, 퓨즈 구현들을 위해 필요하며, 제어 회로를 우회하고 퓨즈 체인들에 직접적으로 결합된 제어 로직 회로(60')에는 필요하지 않다. 예를 들어, 이 신호들은 테스트, 마진, VPP, 데이터 입력을 포함한다. 웨이퍼 프로브 패드가 퓨즈 체인들의 프로그래밍에서 구현된다면, 줄쳐져서 지시된 소자들과 신호들은, 웨이퍼 프로그래밍에서 사용되는 VPPCTRL 신호를 생성하기 위해서 구현될 수 있다. 이것은, 장치의 패키지 핀들과 본딩되지 않고, VPP 패드가 검사되도록 한다.

도 4는 데이터 퓨즈 셀(72)의 한 예를 더 자세하게 도시한다. 데이터 퓨즈 셀(72)은 제1 플립플롭(FF)(90)과 제2 플립플롭(FF)(92), 제1 멀티플렉서 (94), 제2 멀티플렉서(102)를 포함한다. 제1 플립플롭(90)이나 데이터 쉬프트 레지스터 소자는, 직렬 데이터 다운스트림을 퓨즈 하위 체인이나 체인을 통과해서 전달하도록 동작한다. 제2 플립플롭(92)이나 프로그램 쉬프트 레지스터 소자는, 한번에 하나씩 개별적으로 프로그래밍된 셀들이 제1 플립플롭(90)에 프로그램 비트를 로딩하는 하이 신호를 전달하도록 동작된다. 제1 멀티플렉서(94)는, 프로그램 실행 동안에 셀 입력 신호를 통하는 프로그램 인에이블 비트를 제2 플립플롭(92)을 제공한다. 그리고, 판독 실행 동안에 래치 인에이블 회로(98)를 통해서 퓨즈 소자(100)의 출력 상태를 제2 플립플롭(92)을 제공한다. 데이터 퓨즈 셀(72)은 또한, P데이터 입력, 프로그래밍, 셀 출력 신호가 로직 하이'1'일 때, 퓨즈 소자에 프로그램 신호를 제공하는 AND 게이트(96)를 포함한다. 본 발명의 양호한 실시예에 따르면, 각 셀의 프로그래밍을 위한 높은 전류의 필요성이, 전력 공급원(예를 들어, VPP)에 바람직하지 않은 과전류 효과를 생성하지 않게 하기 위해서, 각 셀은 한번에 하나씩 프로그래밍된다. 위의 로직은 퓨즈 소자(100)가 판독, 로딩, 테스팅, 프로그래밍, 호스트 장치에 의한 접근을 포함하는 퓨즈 셀 실행에 요구되는 신호들과 상호작용하도록 한다.

데이터 퓨즈 셀(72)은 다음 입력들을 받는다. : 셀 입력, DATACLK, ENCLK, 초기화, 마진, P데이터 입력, 프로그래밍, VPP, 테스트. 셀 입력은 프로그램 모드에서 액티브 소자를 인에이블하는 체인을 따라서 전달되는 인에이블 신호이다. 셀 입력이 하이일 때, ENCLK의 에지를 일으키는 동안에, 퓨즈나 방지 셀의 데이터 출력은 액티브이고, 프로그램 메카니즘은 보증된다. 그렇지 않으면, 데이터 출력은 인액티브이고 프로그램 메카니즘은 보증되지 않는다. 오직 하나의 데이터 퓨즈 셀이나 방지 셀은, 각 셀의 프로그램을 위해 요구되는 고 전류 때문에, 한번에 한 체인에서 프로그래밍 되는 것이 좋다. 판독 실행 중에, 셀 입력 신호는 체인이나 하위 체인의 전 퓨즈나 셀로부터 나온 데이터를 포함한다.

DATACLK 신호의 상승 에지는, 셀 입력인 P 데이터 입력으로부터, 셀 출력인 P 데이터 출력의 제1 플립플롭(90)을 지나서, 원하는 퓨즈 데이터를 전달한다. 데이터가 한번 퓨즈나 방지 셀에 클럭되면, 순차적 테스트나 프로그램 실행중에는 더욱 DATACLK 신호가 불능이 되고, 데이터는 셀 내에서 사용 가능하게 남겨진다. ENCLK 신호의 상승에지는, 플립플롭, 즉, 제2 플립플롭(92)을 통해서, 입력인 셀 입력에서 출력인 셀 출력으로, 프로그램 인에이블 신호를 전달한다. P 데이터의 상태는, 프로그램이나 판독 실행 동안에, 셀이 액티브인지 패시브(passive)인지 결정한다. 초기화 신호가 로우일 때, 이는 퓨즈 소자 감지나 마진 감지를 가능하게 한다. 셀들이 P 데이터가 '1'이라는 데이터를 로드한다면, 프로그래밍은 액티브 셀을 프로그래밍 되도록 한다. 반면에, 테스트는, 프로그래밍이 액티브 하이일 때, 퓨즈 출력 신호에 대하여 로딩된 데이터를 멀티플렉싱한다. VPP는 퓨즈 소자(100)를 프로그래밍하기 위해 필요한 고 전류를 제공한다.

데이터 퓨즈 셀(72)은 다음 출력들, 즉 셀 출력, 퓨즈 출력, P 데이터 출력을 포함한다. 셀 출력 신호는 프로그램 인에이블 신호를 체인이나 하위 체인의 다음 셀로 전달한다. 판독 실행 동안에, 이 출력은 퓨즈나 방지 셀의 로직 상태를 포함한다. 이것은, 제2 플립플롭(92)으로 멀티플렉서(94)에 의해 멀티플렉스된, 데이터 퓨즈 셀이나 방지 퓨즈 셀의 로직 상태를 야기하는, 테스트 신호를 인에이블함으로써 완성된다. 이것은 출력 즉, 퓨즈 셀의 셀 출력에 로직 상태를 인가한다. 이 데이터는, ENCLK 신호를 펄스화함으로써 직렬로 판독될 수 있다. 퓨즈 출력 신호는 정상 실행에서 퓨즈 소자의 상태이다. 이 값은 초기화의 해제에서 분명한 래치로 래치된다. P 데이터 출력 신호는 퓨즈 체인의 다음 셀에서 사용가능한 데이터 출력이다.

퓨즈나 방지 셀들의 다른 실시예는, 한 셀 당 둘 이상의 퓨즈들을 포함하고, 이것의 프로그래밍은 추가적 제어 신호들에 의해 제어된다. 추가적 퓨즈들은, 구성물이나 퓨즈 프로그래밍 과정 영역이 생산에 부적절하다면, 여분의 소자들로서 사용될 수도 있다. 만약 셀들이 다중 퓨즈들을 포함한다면, 그 디자인은, 퓨즈와, 감지 회로, 프로그래밍된 하나 이상의 퓨즈들의 배열에 기초한, 적절한 로직 상태를 나타낼 것이다.

도5는 선택적 프로그램 방지 셀(70)의 한 예를 보다 자세하게 도시한다. 선택적 프로그램 방지 셀은, 체인에서 셀의 위치에 따라서, 퓨즈 소자와 기입 방지 기술을 허용하는 지원 회로를 포함한다. 선택적 프로그램 방지 셀(70)은, 체인에서 소자가 되며, 프로그래밍되지 않았을 때는 퓨즈 체인에 아무 영향을 주지 않는다. 그러나, 선택적 프로그램 방지 셀(70)이 한번 프로그램되면, 체인이나 하위 체인의 모든 순차적 퓨즈나 방지 셀들은 더이상 바뀔 수 없다. 이것은, 체인이나 하위 체인 내의 선택적 프로그램 방지 셀의 배치가, 최적의 기입 방지가 되도록 한다. 선택적 프로그램 방지 셀(70)은, NOR 게이트(122)와 결합된 인버터(123)를 포함한다는 것과, 제2 멀티플렉서(102)를 포함하지 않는다는 것만 제외하고는, 유사한 부분들을 유사한 참조 번호들로 나타낸 도 4의 데이터 퓨즈 셀(72)과 비슷하다.

또한, 선택적 프로그램 방지 셀(70)의 동작은 이 두 가지 차이점만 제외하고는, 데이터 퓨즈 셀(72)과 비슷하다. 선택적 프로그램 방지 셀(70)은 호스트 장치에 의해 사용되는 출력이 없으며, 체인이나 하위 체인의 다운스트림 퓨즈나 방지 셀들을 프로그래밍하도록 요구되는 데이터의 전달을 막을 수 있다. 도시된 실시예와 같이, 선택적 프로그램 방지 셀은, 호스트 장치에 의해 사용되는 출력이 없으며, 제2 멀티플렉서(102)가 필요하지 않고, 따라서 이것은 제거되었다. 선택적 프로그램 방지 셀(70)의 프로그래밍은, 입력인 P데이터 입력에서, 출력인 P데이터 출력으로의 데이터 전달을 막는다. 이것은, NOR 게이트(122)에 의해서 수행된다. NOR 게이트(122)는, 래치 인에이블 회로(98)를 지나는, 퓨즈 소자(100)의 출력 상태에 결합된 첫번째 입력을 가진다. 또한, 인버터(123)를 지나는 제1 플립플롭(90)의 전도된 출력 상태와 결합된 두번째 입력도 가진다. 퓨즈 소자(100)의 출력이 로우일 때, 제1 플립플롭(90)의 하이 또는 로우 신호는, NOR 게이트(122)의 출력(즉, 데이터 출력)에 사용가능한 하이나 로우의 출력과 일치한다. 그러나, 퓨즈 소자(100)의 출력이 하이이면, NOR 게이트(122)의 출력(즉, 데이터 출력)은 제1 플립플롭(90)에 관계없이 로우이다. 제1 플립플롭(90)을 통과하는 데이터의 전달을 막는 것은 퓨즈 체인의 소프트 테스팅도 막는다. 그 이유는, 소프트 테스팅은 제1 플립플롭(90)의 직렬 판독을 요구하기 때문이다. 만약 체인이 암호화 키를 지니고 있다면, 사용자는 우회되기를 원치 않을 것이라는 것은 중요한 사실이다.

도 6은 선택적 판독 방지 셀(74)의 한 예를 보다 상세하게 도시한 것이다. 선택적 판독 방지 셀(74)은, 체인이나 하위 체인의 셀의 위치에 따르는, 퓨즈 소자와 판독 방지와 기입 방지 둘다 가능한 지원 회로를 포함한다. 선택적 판독 방지 셀(74)은, 체인의 한 소자로 프로그램되지 않았을 때, 퓨즈 체인에 아무런 효과도 없다. 그러나, 선택적 판독 방지 셀이 한번 프로그래밍되면, 체인 내의 모든 후속 셀들은 더 이상 프로그래밍될 수 없고, 체인의 선택적 판독 방지 셀 앞의 모든 퓨즈들과 방지 셀들은 더이상 판독될 수 없다. 이것은, 체인이나 하위 체인 내에 선택적 판독 방지 셀을 배치하는 것을 허용함으로써 바람직한 보안을 제공한다. 전형적으로, 보안을 요구하는 각 하위 체인의 최종 셀은 선택적 판독 방지 셀이어야 한다. 선택적 판독 방지 셀(74)은, NOR 게이트(142)와 결합된 인버터(141)를 포함한다는 것과, 제2 멀티플렉서(102)는 포함하지 않는다는 것만 제외하고는, 유사한 부분들을 유사한 참조 번호들로 나타낸 퓨즈 데이터 셀(72)과 비슷하다. 또한, 선택적 판독 방지 셀(74)의 동작은, 호스트 장치에 의해 사용가능한 출력이 없으며, 판독이나 마진 판독 중에, 제어 블록에 데이터를 전달하는 것을 막는다. 더구나, 이것은 프로그램 실행을 위한 인에이블 비트의 전달 또한 막는다.

선택적 판독 방지 셀(74)이 호스트 장치에 의해 사용 가능한 출력을 가지고 있지 않기 때문에, 제2 멀티플렉서(102)는 필요치 않고, 따라서 이것은 제거되었다. 선택적 판독 방지 셀(74)의 프로그래밍은 셀 입력으로부터 셀 출력으로의 프로그램 인에이블 펄스의 전달을 막는다. 더우기, 선택적 판독 방지 셀(74)의 프로그래밍은, 판독 실행 중에, 멀티플렉서(94)에 의해 제2 플립플롭(92)으로 멀티플렉스된 래치 인에이블 회로(98)를 지나는, 퓨즈 셀(100)의 프로그래밍된 상태의 전달을 막는다. 이것은 NOR 게이트(142)에 의해 달성된다. NOR 게이트(142)는, 래치 인에이블 회로(98)를 지나는, 퓨즈 소자(100)의 출력 상태에 결합되는 첫번째 입력을 갖는다. 또, 인버터(141)를 지나는 제2 플립플롭(92)의 인버팅된 출력 상태와 결합된 두번째 입력을 가진다. 퓨즈 소자(100)의 출력이 로우일 때, 제2 플립플롭(92)의 출력인 하이나 로우 신호는 NOR 게이트(142)(즉, 셀 출력)의 출력에 유효한 하이나 로우 출력과 상응할 것이다. 그러나, 퓨즈 소자(100)의 출력이 하이일 때, NOR 게이트(142)(즉, 셀 출력)의 출력은, 제2 플립플롭(92)의 상태에 관계없이 로우가 된다. 쉬프팅 소자 또한, 프로그램 실행 동안에, 프로그램 인에이블 비트를 전달하는데 사용된다는 사실때문에, 이 셀 또한 다운스트림 퓨즈나 방지 소자들을 프로그래밍 하는 것을 막는다. 그러나, 선택적 프로그램 방지 셀(70)과는다르게, 선택적 판독 방지 셀(74)은, 퓨즈 체인 셀들의 프로그래밍은 막지만, 선택적 판독 방지 셀에 후속적인 퓨즈 체인 셀들의 소프트 테스팅을 막지는 않는다.

도 7은 퓨즈 소자(100)의 모범적인 소자 부분을 도시한다. 퓨즈 소자 (100)는, 전계(FIELD) 효과 트랜지스터(154)의 게이트(GATE)에 ZAP 신호를 결합하는, 인버터(156)(158) 한 쌍을 포함한다. 풀다운(PULL DOWN)레지스터(160)는, ZAP 신호가 로우일 때, 전계 효과 트랜지스터의 게이트를 접지하도록 한다. 퓨즈(152)는 전력 공급원(VPP)과 트랜지스터(154)의 드레인(DRAIN) 사이에 위치한다. 그리고, 트랜지스터(154)의 소스(SOURCE)는 접지된다. 출력 신호는, 퓨즈(152)가 끊어졌는지 아닌지를 확인하기 위해, 트랜지스터(154)의 드레인에서 차동 감지 증폭기 (150)에 결합된다. 입력 신호인 마진과 초기화 또한, 차동 감지 증폭기(150)에 결합된다. 차동 감지 증폭기(150)의 출력은, 퓨즈 소자가 프로그래밍 되었는지 아닌지(즉, 퓨즈가 끊어졌는가)를 나타내는 데이터 출력을 나타낸다. 보다 바람직하게, 초기화 신호는, 그것이 인액티브 하이일 때, 모든 전류 경로들을 불능으로 한다. 초기화 신호가 액티브 로우일 때, 그것은, 일시적 상태(즉, 전력 업/다운 (UP/DOWN))동안에 퓨즈의 우발적인 프로그래밍을 막는다. 마진 신호가 액티브일 때, 감지 회로가 마진 모드에서 감지가 액티브일 동안에 판독되도록 한다. ZAP 신호는 그것이 액티브 하이일 때, 퓨즈 소자를 프로그래밍 되도록 한다. ZAP 신호는 퓨즈가 프로그램될 때까지 반드시 액티브로 남아있어야 한다. 데이터 출력 신호는 퓨즈 소자의 출력이다. 그것은, 차동 감지 증폭기(150)가 액티브일 때, 퓨즈 소자의 값을 반영한다. 차동 감지 증폭기(150)는, 초기화 모드 동안에만 액티브이고, 마진이 액티브 하이라면, 퓨즈의 마진 상태를 감지할 수 있다. 초기화가 끝나면, 데이터나 마진 데이터는 판독 모드에서 판독될 수 있다.

도 8a-8d는 퓨즈 체인의 로딩, 테스팅, 프로그래밍, 판독의 정상적인 실행 의 타이밍(TIMING) 차트를 도시한다. 각 도는 다음 신호들을 위한, 타이밍 차트를 포함한다. : CLK(170), 체인[n:0](172), 초기화(174), 판독(176), 로드(178), 프로그래밍(180), TEST(182), 마진(184), 데이터 입력(186), 데이터 출력(188). 도 8a는, 본 발명에 따르는, 퓨즈 체인이나 하위 체인의 연속된 로드 실행 데이터를 도시한다. 퓨즈 체인의 모든 저장 소자들은 초기화(174)가 액티브 로우일 때, 초기화된다. 초기화동안에, 모든 퓨즈 소자(100)의 차동 감지 증폭기(150)는 액티브가 되고, 퓨즈 소자의 로직 값은, 정상 모드로 들어가는 초기화(174)의 해제를 하기 위해, 내부 래치로 전달된다. 정상 모드에서, 각 퓨즈 셀의 출력은, 누출 전력만을 요구하며 퓨즈 구현의 호스트 장치에 사용 가능해진다. 이것은, 초기화(174)의 해제에 따른 퓨즈 소자의 논리 상태를 잡기 위해, 래치 인에이블 회로(98)를 사용함에 의해 달성된다.

초기화가 액티브 하이로 되어 체인이나 하위 체인의 퓨즈 셀들을 정상 모드에 들어가게 한 후, 이 체인이나 하위 체인은 로딩 동작 동안에 데이터를 로딩할 수 있다. 로딩 동작은 체인이나 하위 체인에서 각 퓨즈 셀로 데이터를 직렬로 로딩하는 것으로 이루어진다. 로딩 동작은, 각 셀의 제1 플립플롭(90)들을 통해서, 한 셀에서 다른 셀들로 데이터를 전달함으로써 각 셀에 데이터를 로드한다. 로딩 동작은, 로드(178)가 초기화(174)의 해제에 따라서, 액티브 하이일 때, 사용 가능해 진다. 로딩 동작이 한번 액티브 되면, CLK(170)은 지정된 체인(예를 들어, 도 3a 및 3b를 참조)의 DATACLK에 게이트(GATE)된다. 유효 체인 번지(체인[n:0](172))와 유효 데이터 신호(데이터 입력(186))는, 체인에서의 소자들의 수에 따르는, 클럭 펄스(CLK(170))의 필요 수를 위한 로드 신호(178)가 활성화될 때(하이일 때) 제공된다. 초기화(174)의 해제에 따르는 CLK(170)의 각 상승 에지는, 제1 플립플롭(90)을 지나서, 퓨즈 체인으로 전달되는 데이터 입력 (186)상의 입력 데이터를 생성한다. 데이터 값은 체인 내에서 각 퓨즈나 방지 셀을 위해, 체인 내에 로딩되어야 한다. 만약, 체인의 먼저 프로그래밍된 부분이 보존된 데이터를 가져야 한다면, '0'는 반드시 그 부분으로 로딩되어야 한다. 로직'1'은 정상적으로 퓨즈가 프로그래밍 되라는 요구이며, 로직 '0'은 퓨즈의 상태에서 아무 변화도 일으키지 않는다. 선택적 프로그램 방지 셀(70)이 한번 프로그래밍되고 퓨즈 구현이 초기화되면, 로직 '1'의 다운스트림은 더 이상 전달되지 않는다. 데이터가 퓨즈 체인으로 직렬로 로딩된 후에, 체인이나 하위 체인은 로드 신호(178)가 로우로 내려가는 것과 함께, 정상 모드로 돌아간다.

도 8b는 본 발명에 따르는 체인이나 하위 체인의 소프트 테스트 동작을 도시한다. 소프트 테스트는 그들이 퓨즈 소자로 완전히 프로그래밍되기 전에, 원하는 퓨즈 값들을 테스트하는데 사용된다. 이 동작은, 로딩 동작이 지정된 체인에만 로딩된 값들을 테스팅하는 것을 완성한 후에 수행될 수 있다. 소프트 테스트 동작은, 추가의 테스트 회로 요구 없이, 최적의 해답을 찾기 위해 로드되는 다중 패턴들(patterns)이 있는 적용에서 특별히 유용하다. 한 예로서, 퓨즈 셀에서 결국에 잡히고, 프로그래밍되는 최적의 답과 함께 테스트 될 수 있고, 로딩될 수 있는 몇몇 패턴들이 있는 아날로그 트리밍 장치이다. 유사하게, 여분의 메모리 소자들과 결합한 다중의 여분 소자들이 마지막 프로그래밍이 되기 전에 테스트된다면, 메모리 비율은 최적화될 수 있다. 도 8b로 돌아가 보면, 체인이나 하위 체인의 로딩 동작은, 첫 번째 결합선과 로드 모드의 화살 표시에 의해 지정돼서 완성될 수 있다. 로드 신호(178)는 체인이나 하위 체인을 정상 모드로 되돌리면서 비활성화된다. 체인이나 하위 체인에서 로딩된 값들은, 소프트 테스트 동작에 의해서 바로 판독될 수 있다. 소프트 테스트 동작은, 초기화(174)가 액티브 하이로 남아 있는 동안에, TEST(182)가 액티브 하이일 때, 활성화된다. 유효 체인 주소 체인[n:0](172)은, TEST(182) 신호가 클럭 펄스 CLK(170)의 필요 수를 위해 하이인 동안에, 체인의 로딩된 소자들의 수에 따라서 제공된다. 제1 플립플롭(90)으로 로딩되는 데이터는, 체인이나 하위 체인에서 마지막 퓨즈 셀의 P데이터 출력 신호로 전달된다.

도 8c은 본 발명에 따른 퓨즈 체인이나 하위 체인의 프로그램이나 기입 동작을 도시한다. 프로그램 모드는, 지정된 체인으로 로딩된 데이터를 프로그래밍하기 위해 로딩 동작에 따라서 들어갈 수 있다. 데이터의 로딩 후에, 프로그램 모드가 들어갔을 때, 단일 인에이블 펄스는, CLK(170)의 각 상승 에지와 함께, 지정된 퓨즈 체인의 셀 입력 신호를 통하여, 퓨즈와 방지 셀들의 제2 플립플롭(92)을 따라서 전달한다. 액티브 인에이블 신호를 지닌 셀은 액티브 셀로 지정된다. 만약, 인에이블이 퓨즈나 방지 셀에서 액티브이고, 퓨즈가 프로그램되어야 한다면, 프로그래밍된 퓨즈를 만드는 전류 경로는 인에이블된다. 도 8c로 돌아가면, 체인이나 하위 체인의 로딩 동작은, 첫 번째 결합선과 로드 모드로의 화살 표시에 의해 지정되며 완성된다. 로드 신호(178)는 정상 모드로 체인이나 하위 체인을 돌리면서 비활성화된다. 퓨즈 체인이나 하위 체인의 로드 값들은, 프로그램 동작에 의해 퓨즈 셀로 바로 프로그램될 수 있다. 프로그램 동작은 프로그래밍(180)이 액티브 하이일 때, 초기화(174)가 액티브 하이로 있을 동안에 활성화된다. 유효 체인 주소 체인[n:0](172)은, 클럭 펄스 CLK(170)의 필요 수를 위해서, 프로그래밍(180) 신호가 하이일 때, 체인에 로딩된 소자들의 수에 따라서 제공된다. 퓨즈 소자의 프로그래밍은, 프로그램 동작을 인에이블 하는 신호의 상승 에지 이후에 매우 빠르게 일어난다.

도 8d는 본 발명에 따른 퓨즈 체인의 판독 동작을 도시한다. 판독 동작은, 제2 플립플롭(92)과 멀티플렉서(94)를 지나서 퓨즈 체인이나 하위 체인을 통과하며 직렬로 전달되는 퓨즈들의 프로그래밍된 값들을 발생한다. 판독 동작은, 제2 플립플롭(92)을 지나서 퓨즈나 방지 셀 데이터의 로딩과, 초기화(174)의 해제에 따라서, 판독(176)이 액티브 하이일 때 활성화된다. 이것은, 체인이나 하위 체인의 각각의 퓨즈 셀의 제2 플립플롭(92)으로 로딩되는, 퓨즈 셀의 프로그래밍된 값을 만드는, 하나 이상의 클럭 주기들을 위한 테스트 신호(182)를 활성화시킴으로써 실행될 수 있다. 판독 동작은 이 때 수행될 수 있다. 판독 신호(176)가 한번 활성화되면, CLK(170)은 지정된 체인의 ENCLK에 게이트된다. CLK(170)의 각각의 상승 에지는, 체인 데이터가, 제2 플립플롭(92)을 지나서 검사 체인 방식에서 직렬로 판독되도록 한다. 체인 주소는 초기화(174)의 해제를 따라서 바뀌어서는 절대 안 된다. 유효 체인 주소, 체인[n:0](172)은, 체인의 로딩된 소자의 수에 따라서, 클럭 펄스 CLK(170)의 필요 수에 대해 판독 신호(176)가 하이일 동안에 제공된다.

도 9a는 메모리 장치(290)내에서 본 발명의 구현의 한 예를 도시한다. 메모리 장치(290)는, 전기적으로 프로그래밍 가능한 퓨즈 블록(294)을 각각 구비한 4개의 1 메가비트(megabit) SRAM 블록들(292)을 포함한다. SRAM의 퓨즈 블록들 각각은, 퓨즈 제어 블록(298)에 결합되는 체인으로 구현된다. 퓨즈 출력, 퓨즈 체인에서 퓨즈 셀의 출력 신호는, 리던던시 제어를 위해 SRAM에 의해서 사용된다. 각 퓨즈 체인은, 더 좋게는, (기입) 방지 셀의 유도 프로그램과 선택적 판독 방지 셀의 유도를 포함한다. 메모리 장치(290)는 퓨즈 셀의 고전류 프로그래밍을 위한 두 개의 VPP 패드(300)를 가진다. VPP는, 장치가 포장되거나 VPP가 웨이퍼 수준에서 사용 가능하게 된 후에, 그 장치에서 핀으로써 사용되도록 만들어질 수 있다. 도 9b에 보여진 회로는, VPP가 패키지에 결합되지 않았을 때, VPP 핀에 전력을 제공하는 방법을 도시한다. 그것은 정상적으로 닫혀 있는(제어 블록에서 VPPCTRL에 의해 제어되는) pMOS 트랜지스터를 포함한다. pMOS 스위치는, VPP의 전압이 정상적으로 VDD보다 높을 때, 프로그래밍하는 동안 열려 있다. 퓨즈 블록(294)의 프로그래밍은 다음의 구현 신호들을 제공하면서 완성된다. : CLK, 데이터 입력, 데이터 출력, 체인[n:0], 판독, 로드, 초기화, 프로그래밍, 마진, 테스트, 및, 상술된 기타 세부 사항들. 이 구현 신호들은, 신호 TCR(302)이 제어 로직 장치(296)에 의해 암호가 풀어지면서 활성화될 때, 제어 로직 장치(296)에 의해 퓨즈 블록(294)으로 경로 설정될 수 있다.

도 10은 본 발명에 따라서 판독 방지의 퓨즈 체인 프로그래밍을 위한 한가지 특정한 방법을 도시하는 순서도이다. 단계 210에서, 제어 로직과 퓨즈 체인은 초기화된다. 단계 220에서는, 퓨즈 체인에, 각 퓨즈와 선택적 방지 셀의 제1 플립플롭(90)을 통해 데이터를 쉬프팅시킴으로써 데이터가 로딩된다. 단계 230에서, 퓨즈 체인 출력을 사용하는 회로는, 적절한 값이 로드되었는지를 확인하는 테스트를 한다. 단계 240에서, 퓨즈 체인은, 각각의 제1 플립플롭(90)에서 로딩된 적절한 데이터 값들을 프로그래밍 하는(하이 비트로 한번에 한 비트씩), 제2 플립플롭(92)을 지나는 하이 비트를 전달함으로써 적절한 값들로 프로그램 된다. 단계 250에서는, 프로그래밍된 데이터가 퓨즈 체인으로부터 판독된다. 단계 260에서는, 원하는 판독 방지 셀들이 로딩된다. 마지막으로, 단계 270에서는, 판독 방지 셀들은, 하이 비트를 판독 방지 셀의 제2 플립플롭(92)에 전달함으로써 프로그래밍된다. 판독 방지 셀들은 로딩될 수 있고, 퓨즈 체인으로 프로그래밍될 수 있다. 하지만, 이것은 퓨즈 체인에서 선행하는 퓨즈 셀들의 프로그래밍된 값들의 판독을 금지한다.

도 11은, 본 발명에 따라서, 기입 방지와 함께 퓨즈 체인을 프로그래밍하기 위한 한가지 특정한 방법이 도시된 순서도이다. 단계 310에서는, 제어 로직과 퓨즈 체인이 초기화된다. 단계 320에서는, 퓨즈 체인이 각 퓨즈 셀의 제1 플립플롭(90)을 지나는 데이터를 쉬프팅함으로써 데이터를 로딩한다. 단계 330에서, 퓨즈 체인 출력을 사용하는 회로는, 적절한 값이 로딩되었는지를 확인하는 테스트를 한다. 단계 340에서, 퓨즈 체인은, 각각의 제1 플립플롭(90)에서 로딩된 적절한 데이터 값들을 프로그래밍 하는(하이 비트로 한번에 한 비트씩), 제2 플립플롭(92)을 지나는 하이 비트를 전달함으로써 적절한 값들로 프로그램 된다. 단계 350에서는, 프로그래밍된 데이터가 퓨즈 체인으로부터 판독된다. 단계 360에서는, 원하는 기입 방지 셀들이 로딩된다. 마지막으로, 단계 370에서는, 기입 방지 셀들은, 하이 비트를 판독 방지 셀들의 제2 플립플롭(92)에 전달함으로써 프로그래밍된다. 기입 방지 셀들은 퓨즈 체인으로 프로그래밍될 수 있고 로딩될 수 있으나, 이것은 퓨즈 체인의 후속하는 퓨즈 셀들로의 추가 기입을 금지한다.

본 발명이, 상기된 어떤 실시예나, 실시예들에 관하여 기술되고, 도시되기는 했지만, 본 명세서와 첨부된 도면을 읽고, 이해하는 당업자들에게, 본 내용과 동등한 변형들과 응용들이 나올 수 있다는 것은 명백한 일이다. 특히, 상술한 구성 요소들(어셈블리들, 장치들, 회로들, 등등)에 의해 실행된 다수의 기능들에 관해서는, 비록 본 발명의 예시적 실시예에서 보여진 기능을 수행하는 밝혀진 구조와 구조적으로는 다를지라도, 그런 성분들을 설명하는데 사용된 용어들( "수단들"이라는 의미를 포함)은, (다른 지적된 것들은 제외하고) 기술된 성분들(다시 말하면, 기능적으로 같은)의 특정한 기능을 수행하는, 어떤 성분들하고도 상응하도록 되어 있다. 따라서, 본 발명의 특정한 형태는, 다수의 실시예들 중의 하나에 관한 것을 보여준 것인 반면에, 어떤 특정한 적용에 도움이 되고 필요로 되는 것처럼, 다른 실시예들의 하나 이상의 다른 형태들과 결합된 어떠한 형태라도 가능하다.

본 발명은 전기적 퓨즈에서 판독와 기입 방지 능력을 지닌 전기적 퓨즈 체인을 프로그래밍 하는 방법과 시스템에 관한 것이다. 본 발명에서의, 전기적으로 프로그래밍 가능한 퓨즈 셀들은 메모리 리던던시의 제어과 다이 식별 뿐만아니라, 다른 다수의 적용들에 더하여, 아날로그 트리밍 제어, 고객 소유 구성 비트, 암호화 키 코딩 등에 사용될 수 있다. 또한, 큰 규모의 적용에서 복합 장치를 통해 활용되는 전기적으로 프로그래밍 가능한 퓨즈 배열을 제공하는 효과가 있다. 본 발명은 제조업자와 고객에게 판독 방지, 기입 방지, 테스트 능력들을 제공하는 전기적으로 프로그래밍 가능한 퓨즈 배열을 제공할 수 있다. 즉, 본 발명은 기입와 판독 방지가 보장되며 프로그래밍 가능한 퓨즈 장치의 제공을 위한 방법과 시스템을 위한 기술을 제공하는 효과가 있다.

Claims (47)

1. 전자 시스템으로서,

   전자 장치와,

   상기 전자 장치에 집적되는 퓨즈 체인을 포함하고,

   상기 퓨즈 체인은,

   적어도 하나의 방지 퓨즈 셀과,

   상기 방지 퓨즈 셀과 동작 가능하게 결합된 적어도 하나의 데이터 퓨즈 셀을 포함하며,

   상기 퓨즈 체인은, 상기 퓨즈 체인에 직렬 데이터를 로딩함으로써, 선택적으로 프로그래밍될 수 있는 전자 시스템.
2. 제1항에 있어서,

   상기 적어도 하나의 방지 셀은 기입 방지 셀인 전자 시스템.
3. 제2항에 있어서,

   상기 기입 방지 퓨즈 셀의 프로그래밍은, 상기 퓨즈 체인에서 다운스트림(downstream) 비트들의 더 이상의 직렬 프로그래밍을 금지하는 전자 시스템.
4. 제1항에 있어서,

   상기 적어도 하나의 방지 셀은 판독 방지 셀인 전자 시스템.
5. 제4항에 있어서,

   상기 퓨즈 체인의 상기 프로그래밍된 데이터는, 상기 프로그래밍된 판독 방지 퓨즈 셀을 뒤따르는 상기 퓨즈 또는 방지 셀을 시작으로 직렬로 판독될 수 있는 전자 시스템.
6. 제4항에 있어서,

   상기 판독 방지 퓨즈 셀의 프로그래밍은 상기 퓨즈 체인에서 선행하는 셀들의 직렬 판독을 금지하는 전자 시스템.
7. 제1항에 있어서,

   상기 퓨즈 체인은, 상기 퓨즈 체인의 프로그래밍에 앞서, 직렬로 로딩되고 직렬로 테스팅되는 전자 시스템.
8. 제1항에 있어서,

   상기 적어도 하나의 데이터 퓨즈 셀들 각각은 상기 전자 장치에 의해 접근 가능한 출력을 포함하는 전자 시스템.
9. 제1항에 있어서,

   상기 퓨즈 체인에 동작 가능하게 결합되고, 제어 신호들을 발생하여 상기 퓨즈 체인을 데이터 값으로 프로그래밍하는 제어 로직 회로를 더 포함하는 전자 시스템.
10. 제9항에 있어서,

    상기 제어 로직 회로는, 프로그래밍에 앞서, 제어 신호들을 발생하여 상기 퓨즈 체인에 상기 데이터 값들을 로딩하도록 하는 전자 시스템.
11. 제10항에 있어서,

    상기 제어 로직 회로는, 프로그래밍에 앞서, 제어 신호들을 발생하여 상기 퓨즈 체인으로 로딩된 상기 데이터 값들을 테스트하는 전자 시스템.
12. 제9항에 있어서,

    상기 제어 로직 회로는 제어 신호들을 발생하여 상기 퓨즈 체인 내로 프로그래밍된 상기 데이터 값들을 판독하는 전자 시스템.
13. 제9항에 있어서,

    다수의 추가 퓨즈 체인을 더 포함하며,

    각 퓨즈 체인이 특정한 번지를 포함하고,

    상기 제어 로직 회로는, 상기 퓨즈 체인 각각에, 개별적으로 번지를 지정하고, 프로그래밍하는 전자 시스템.
14. 제1항에 있어서,

    상기 전자 장치는 메모리 장치와 아날로그 장치 중 하나인 전자 시스템.
15. 데이터 값을 저장하기 위한 회로로서,

    기입 방지 퓨즈 셀과,

    판독 방지 퓨즈 셀과,

    상기 기입 방지 퓨즈 셀과 상기 판독 방지 퓨즈 셀 사이에 위치하며, 이들에 동작가능하게 결합된 적어도 하나의 데이터 퓨즈 셀

    을 포함하는 회로.
16. 제15항에 있어서,

    상기 기입 방지 셀과 상기 적어도 하나의 데이터 퓨즈 셀과 상기 판독 방지 셀은 단일 하위 체인을 형성하는 회로.
17. 제16항에 있어서,

    상기 하위 체인은, 상기 기입 방지 퓨즈 셀로 시작해서, 상기 판독 방지 퓨즈 셀로 끝나는 직렬 데이터를 상기 퓨즈 하위 체인에 로딩함으로써 프로그래밍될 수 있는 회로.
18. 제16항에 있어서,

    상기 기입 방지 퓨즈 셀의 프로그래밍은 상기 퓨즈 하위 체인의 더 이상의 직렬 프로그래밍을 금지하는 회로.
19. 제16항에 있어서,

    상기 퓨즈 하위 체인의 프로그래밍된 값은, 상기 판독 방지 퓨즈 셀로 시작해서 상기 기입 방지 퓨즈 셀로 끝남으로써 직렬로 판독될 수 있는 회로.
20. 제16항에 있어서,

    상기 판독 방지 퓨즈 셀의 프로그래밍은 상기 퓨즈 하위 체인의 직렬 판독을 금지하는 회로.
21. 제16항에 있어서,

    상기 기입 방지 퓨즈 셀, 상기 판독 방지 퓨즈 셀, 및 상기 적어도 하나의 데이터 퓨즈 셀 각각은, 데이터 쉬프트 레지스터 소자, 프로그램 인에이블 레지스터 소자 및 퓨즈 소자를 포함하고,

    각 퓨즈 셀의 상기 데이터 쉬프트 레지스터들은 전기적으로 직렬 결합되고, 각 퓨즈 셀의 상기 프로그램 인에이블 쉬프트 레지스터들은 전기적으로 직렬 결합되고,

    상기 데이터 쉬프트 레지스터들은 상기 셀들의 프로그래밍을 위해 상기 데이터 쉬프트 레지스터들을 통해 데이터를 전달하며,

    상기 프로그램 인에이블 쉬프트 레지스터들은, 상기 퓨즈 셀들의 프로그래밍을 위해 프로그램 인에이블 비트를 전달하여 각자의 데이터 레지스터들 내에 프로그램 비트를 갖는 퓨즈 셀들이 각자의 퓨즈 소자들을 프로그래밍하게 하는 회로.
22. 제21항에 있어서,

    상기 기입 방지 셀의 프로그래밍은, 상기 기입 방지 셀의 상기 데이터 레지스터를 통해서 데이터를 전달하지 못하게 하고, 후속하여 상기 적어도 하나의 데이터 셀 및 상기 판독 방지 셀의 상기 데이터 레지스터들에 데이터가 로딩되지 못하도록 하는 회로.
23. 제21항에 있어서,

    상기 각 프로그램 인에이블 레지스터는 각각의 퓨즈 셀의 프로그래밍된 상태의 각 값을 제공하여, 상기 하위 체인에서의 각 퓨즈 셀의 값들이 상기 프로그램 인에이블 레지스터들을 통해서 직렬로 판독될 수 있는 회로.
24. 제23항에 있어서,

    상기 판독 방지 셀의 프로그래밍은, 상기 판독 방지 셀의 상기 프로그램 인에이블 레지스터를 통해서 데이터를 전달하지 못하게 하고, 후속하여 상기 적어도 하나의 데이터 셀과 상기 기입 방지 셀의 상기 프로그램 인에이블 레지스터들로부터 데이터가 판독되지 못하도록 하는 회로.
25. 데이터 값을 저장하기 위한 방법으로서,

    적어도 하나의 방지 퓨즈 셀과 적어도 하나의 데이터 퓨즈 셀을 포함하는 퓨즈 체인을 제공하는 단계와,

    데이터 값을 상기 퓨즈 체인으로 직렬로 로딩하는 단계와,

    상기 체인 내로 상기 로딩된 데이터 값을 프로그래밍하는 단계

    를 포함하는 방법.
26. 제25항에 있어서,

    상기 적어도 하나의 방지 셀은 기입 방지 셀인 방법.
27. 제26항에 있어서,

    상기 로딩 단계는, 상기 기입 방지 퓨즈 셀이 상기 체인에서 후속하는 셀들의 프로그래밍을 금지하도록, 상기 프로그래밍 단계에서 상기 기입 방지 셀 내의 퓨즈 소자가 프로그래밍 되게 하는, 프로그램 비트로 데이터 값을 로딩하는 단계를 포함하는 방법.
28. 제25항에 있어서,

    상기 적어도 하나의 방지 셀은 판독 방지 셀인 방법.
29. 제28항에 있어서,

    상기 로딩 단계는, 상기 판독 방지 퓨즈 셀이, 상기 체인에서 선행하는 퓨즈 셀들의 판독을 금지하도록, 상기 프로그래밍의 단계에서 상기 판독 방지 셀 내의 퓨즈 소자가 프로그래밍 되게 하는, 프로그램 비트로 데이터 값을 로딩하는 단계를 포함하는 방법.
30. 제25항에 있어서,

    상기 적어도 하나의 방지 셀은, 적어도 하나의 기입 방지 셀과 적어도 하나의 판독 방지 셀을 포함하는 방법.
31. 제25항에 있어서,

    상기 로딩 단계 후 및 상기 프로그래밍 단계 전에, 상기 로딩된 데이터 값을 테스팅하는 단계를 더 포함하는 방법.
32. 제25항에 있어서,

    상기 체인 제공 단계는, 상기 적어도 하나의 데이터 퓨즈 셀의 각각에 상기 체인을 호스팅하는 시스템에 의해 판독 가능한 출력을 제공하는 단계를 더 포함하는 방법.
33. 제25항에 있어서,

    각 퓨즈 셀이 데이터 쉬프트 레지스터 소자와 프로그램 인에이블 쉬프트 레지스터 소자, 및 퓨즈 소자를 포함하며,

    각 퓨즈 셀의 상기 데이터 쉬프트 레지스터들은 전기적으로 직렬 결합되고,

    각 퓨즈 셀의 상기 프로그램 인에이블 쉬프트 레지스터들은 전기적으로 직렬 결합되는 방법.
34. 제33항에 있어서,

    상기 프로그래밍 단계는, 각 퓨즈 셀의 상기 프로그램 인에이블 쉬프트 레지스터들을 통해서 인에이블 비트를 직렬로 전달하여, 각각의 데이터 쉬프트 레지스터 내에 프로그램 비트를 갖는 퓨즈 셀이, 각각의 퓨즈 소자를 한번에 하나씩 프로그래밍하게 하는 단계를 포함하는 방법.
35. 데이터 값을 저장하기 위한 방법으로서,

    각 퓨즈 셀마다 데이터 쉬프트 레지스터, 프로그램 인에이블 쉬프트 레지스터, 및 퓨즈 소자를 포함하는 복수의 퓨즈 셀들을 제공하는 단계 - 각 퓨즈 셀의 상기 데이터 쉬프트 레지스터들은 전기적으로 직렬 결합되고, 각 퓨즈 셀의 상기 프로그램 인에이블 쉬프트 레지스터들은 전기적으로 직렬 결합됨- 와,

    데이터 값을 상기 복수의 퓨즈 셀들의 데이터 쉬프트 레지스터들에 직렬로 로딩하는 단계와,

    상기 프로그램 인에이블 쉬프트 레지스터들을 통해 인에이블 비트를 직렬로 전달하여, 상기 데이터 쉬프트 레지스터들 내에 각각 프로그램 비트를 갖는 상기 퓨즈 셀들이 상기 퓨즈 셀들의 각각의 퓨즈 소자를 한번에 하나씩 프로그래밍하게 하는 단계

    를 포함하는 방법.
36. 제35항에 있어서,

    상기 다수의 퓨즈 셀들 중의 첫 번째 셀은 기입 방지 셀이며,

    상기 기입 방지 셀의 상기 각각의 퓨즈 소자의 프로그래밍이 데이터 값들을 상기 데이터 쉬프트 레지스터들로 더 이상 로딩하지 못하게 하는 방법.
37. 제35항에 있어서,

    상기 다수의 퓨즈 셀들 중의 마지막 셀은 판독 방지 셀이며,

    상기 판독 방지 셀의 상기 각각의 퓨즈 소자의 프로그래밍이, 상기 프로그램 인에이블 쉬프트 레지스터들을 통한 전달을 더 이상 행하지 못하게 하는 방법.
38. 데이터 값을 저장하기 위한 퓨즈 체인으로서,

    각 퓨즈 셀마다 데이터 쉬프트 레지스터, 프로그램 인에이블 쉬프트 레지스터, 및 퓨즈 소자를 포함하는 직렬로 배열된 복수의 퓨즈 셀들을 포함하고,

    각 퓨즈 셀의 상기 데이터 쉬프트 레지스터들은 전기적으로 직렬 결합되고,

    각 퓨즈 셀의 상기 프로그램 인에이블 쉬프트 레지스터들은 전기적으로 직렬 결합되며,

    상기 데이터 쉬프트 레지스터들은 각 퓨즈 셀에 데이터 비트가 로딩될 때까지 퓨즈 체인을 통해 데이터 값을 전달하며,

    상기 프로그램 인에이블 쉬프트 레지스터는, 상기 퓨즈 체인을 통해 인에이블 비트를 직렬로 전달하여 상기 데이터 쉬프트 레지스터들의 각각에서 프로그램 비트를 포함하는 상기 퓨즈 셀들의 퓨즈 소자들의 각각을 프로그래밍하는 퓨즈 체인.
39. 제38항에 있어서,

    상기 다수의 퓨즈 셀들 중의 첫 번째 셀은 기입 방지 셀인 퓨즈 체인.
40. 제39항에 있어서,

    상기 기입 방지 셀의 프로그래밍은 상기 기입 방지 셀 및 모든 후속하는 셀들의 상기 데이타 레지스터들을 통해서 데이터를 전달하지 못하게 하는 퓨즈 체인.
41. 제38항에 있어서,

    상기 다수의 퓨즈 셀들 중의 첫 번째 셀은 판독 방지 셀인 퓨즈 체인.
42. 제41항에 있어서,

    각 프로그램 인에이블 레지스터가 상기 각 퓨즈 셀의 프로그래밍된 상태의 상기 각 값을 제공하여, 각 퓨즈 소자의 상기 프로그래밍된 상태가 상기 프로그램 인에이블 레지스터들을 통해서 직렬로 판독 가능한 퓨즈 체인.
43. 제42항에 있어서,

    상기 판독 방지 셀의 프로그래밍은, 상기 판독 방지 셀의 상기 프로그램 인에이블 레지스터를 통해서 데이터를 전달하지 못하게 하고, 후속적으로 임의의 선행하는 퓨즈 셀들이 판독될 수 없도록 하는 퓨즈 체인.
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