CN1200283C - 具有短再激恢复时间的测试器及测试方法 - Google Patents

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Abstract

用于半导体器件的自动测试设备。该自动测试设备包括大量的电子电路通道，其中产生有精确定时的测试信号。通过在一个集成电路芯片上结合多个通道，在成本和尺寸上都可以获得显著的优点。为了达到这种集成度同时不降低定时的精度，采用了一系列的设计技术。这些技术包括使用保护环和保护层、相对于电路元件设置保护环和保护层、对每个通道电源与地的分立信号路径、以及允许由滤波器电容两端的电压限定一个校正信号的电路设计。所公开实施例的另一个特征是微调延迟元件设计，其可被控制以将变化延迟，并包括校准功能。还公开了一个特征，即一种允许测试器具有短的再激恢复时间的电路。

Description

具有短再激恢复时间的测试器及测试方法
本发明一般涉及用于半导体的自动测试设备及方法，更具体地说，本发明涉及一种通过使用通道设置密度高的芯片而具有小尺寸和低成本的半导体测试器及测试方法。
大多数半导体器件在其制造过程中要用某种形式的自动测试设备(一般称为“测试器”)至少测试一次。现代半导体芯片有大量的引线，为了完全测试半导体器件，测试器必须同时产生和测量用于所有这些引线的信号。
现代测试器一般具有“per-pin”(逐针)的结构。“引脚”是测试器内的电路，产生或测量被测试器件的一个信号。“引脚”有时也称为“通道”。在逐针结构中，每个通道可以被分别控制，以产生或测量不同的信号。因此在一台测试器内有很多通道。这些通道被模式发生器所控制。模式发生器的主要功能是向各通道发送命令以对其编程，从而产生或测量在测试器的每个周期所用的一个测试信号。
各通道一般包括几个边沿发生器，一驱动器/比较器和一些格式电路。每个边沿发生器被编程以在与各周期的开始相距一定时间处产生边沿信号(或更简单地称之为“边沿”)。格式电路从模式发生器接收数字命令，其指示在一个周期中应当产生或测量什么信号。根据该信息，格式器将边沿组合成驱动器/比较器的开和关命令。按照这种方式，驱动器和比较器在正确的时间测量或产生正确值的信号。
每个边沿发生器依次由两个基本块组成。它有一个计数器和一个内插器，它们都是可编程的。计数器由系统时钟定时。其被编程以对系统时钟周期计若干次数。触发计数器以在测试器周期的开始进行计数。一般而言，系统时钟的周期将比测试器的周期小得多，以使在测试器周期内的边沿定时可以非常精确和简单地通过对系统时钟计数来控制。
但是，如果边沿的时间仅由对系统时钟的计数来确定，则能够用于产生边沿的分辨率与系统时钟的周期相同。为了测试很多半导体元件，这种分辨率还是不够的。内插器就用于提供更精细的时间分辨率。
内插器按照可设计的小于一个系统时钟周期的量来延迟计数器的输出。这样，可产生定时边沿的分辨率被内插器的分辨率所限制，而不是被系统时钟的周期所限制。
不同的半导体需要不同测试模式。因此，自动测试设备必须是高度可编程的。每个通道中产生的值和产生这些信号的时间必须是可编程的。但是，对于测试信号编程的一个限制是“再激恢复时间”。被编程用来产生定时边沿的硬件在产生一个定时边沿与下一个定时边沿之间需要时间。希望使再激恢复时间尽可能小。
根据上述现有技术，本发明的一个目的是提供具有快再激恢复速率的测试器。
本发明的另一个目的是提供具有快再激恢复速率的小尺寸低成本的测试器。
在产生相对于主时钟被延迟一可编程量的周期性信号的测试器中实现上述和其它目的。产生一选通信号，用于选择周期性信号的一个边沿作为定时边沿。
在优选实施例中，由包含多个单元的电路产生选通信号，每个单元可产生控制信号。路由电路在连续测试器循环中在各单元间切换。
在一个实施例中，选通信号的后沿被用作触发信号，以改变用于控制周期性信号的延迟的编程值。
通过参考下面的详细说明和附图可以更好地理解本发明，其中：
图1是表示半导体测试器结构的示意图；
图2A是本发明的测试系统中单定时边沿发生器的简化图；
图2B是图2A中控制电路的简化图；
图2C是图2A中微调延迟和电流控制电路的简化图；
图2D是图2A中对准延迟电路的简化图；
图2E是图2A中延迟级电路的简化图；
图3是表示在单个集成电路芯片上多个定时发生器的电源、接地和屏蔽连接的方框图；
图4是表示为一个通道内的多个边沿发生器实施边沿发生器屏蔽的简化图。
图1显示测试器100的简化框图。测试器100由测试系统控制器110控制。测试系统控制器110为测试器100的每个通道产生数字控制值。该数字控制值指定了，诸如当每个通道应该产生或测量一测试信号时，所应产生的值和该测试信号的格式。
为测试器所工作的每个循环提供控制信息。为了对于测试中的每个循环指定每个通道应产生或测量什么信号，其所需的数据有时被称为模式。该模式被存储在存储器120中。
除了提供数字控制值以外，测试系统控制器110还提供一识别每个测试循环的开始的定时信号。该定时信号有时被称为“T0”或“周期开始”(BOP)。测试器中以每个循环为基础工作的其它部分由T0信号触发。
数字控制值和T0信号被提供到多个通道114。典型的测试器具有64至1024个通道。但是，通道数对于本发明并不重要。每个通道一般包含相同的电路。
在每个通道114中有多个定时发生器116。每个定时发生器116产生用于控制测试器100内事件的时间的定时边沿。该事件可以是，诸如加载到被测器件112的测试脉冲的开始或该测试脉冲的结束。还可以用边沿来触发对来自被测器件112的信号的测量。
相对于循环的开始来指定定时边沿所应发生的时间。因此，该定时数据表示当要产生定时边沿时在T0信号之后的延迟量。在优选实施例中，该定时信息由几组数据位指定，每组数据位代表越来越精细分辨率的时间周期。其中的最高有效数据位组代表以系统时钟周期的整数倍计的延迟。通过计数整数数目的系统时钟脉冲，可以容易地产生由最高有效组数据位指定的延迟量。下一最高有效组数据位代表以系统时钟的分数部分区间计的延迟。这些数据位有时被称为定时数据的“分数部分”。该延迟必须由内插器产生。
在单个通道内来自所有定时发生器116的定时边沿被传送至格式器118。格式器118不仅接收定时边沿，而且还从测试系统控制器110接收其它控制信息。该控制信息可以指示在一周期中要产生的测试信号的值，即逻辑1或逻辑0。其还可以指定其它信息，例如加载到被测器件112上的信号的格式。例如，“归零”，“由补码包围”，“归一”，和“不归零”都是有时会用到的格式。这些格式可以由格式器118施加。
图1显示测试系统的结构，其中表示了定时发生器116的作用。也可以采用其它的结构。定时发生器116的控制信息的具体来源和定时发生器所产生的定时边沿的具体使用对于本发明并不是关键。
参见图2A，其中显示了根据本发明的定时发生器116的电路。将来自测试系统控制器110的数字定时数据加载到定时发生器116。定时发生器116则产生格式器118(图1)或测试器中其它部分使用的定时边沿。
图中显示了数字延迟线210。该延迟线优选是CMOS延迟线，更优选为差分延迟线。在下面的图2E中更详细地显示了延迟线的各级。
图2A显示在延迟线210中级联的16个延迟级212(1)...212(16)。延迟线210的输入源自系统时钟，该系统时钟被显示为信号线CLOCKP和CLOCKN上的差分时钟。在加载到延迟线210上之前，在延迟级212(0)中对系统时钟进行适当调节(condition)。可以使用多于一个的延迟级进行调节。延迟级212(0)与延迟线210中的其它延迟级相同。以此方式，延迟线210中每个延迟级212(1)...212(16)的输入端接收来自同种电路的输入信号。因此所有延迟级212(1)...212(16)接收具有相同电压摆动的输入，使得级与级之间的延迟变化更小。
在优选实施例中，系统时钟具有100MHz的频率。但是，系统时钟的频率对于本发明并不关键，其甚至可以是可变的。系统时钟优选为高度稳定的时钟，并被传递到测试器100中的所有定时发生器116。
延迟线210的输入和输出分别通过差动至单端缓冲放大器237(1)和237(2)被馈送到相位检测器214。相位检测器214的输出被馈送至控制电路216。控制电路216产生被反馈回每个延迟级212中的控制输入端VC的控制信号。该控制信号调节每个延迟级212的延迟。延迟线210、相位检测器214和控制电路216采用了被称为延迟锁定环路的结构。当通过延迟线210的延迟等于系统时钟的一个周期时，该环路被“锁定”。在图2A的实施例中，其结果是每个延迟级使系统时钟延迟系统时钟周期的十六分之一。
相位检测器214可以从常规延迟锁定环路中得到。控制电路216与常规延迟锁定环路中使用的电荷泵相似。但是，为了降低内插器之间的串扰，进行了如下所述的修改。
每个延迟级212的输出DO被馈送至差分电路转接器220。电路转接器220按定时数据的特定位的指定，选择延迟级212之一的输出。在图2A中，位4-7代表定时数据的分数部分的高阶位。因为各延迟级212的输出被延迟系统时钟周期的十六分之一，电路转接器220的输出提供被延迟了系统时钟周期的十六分之一的倍数的时钟信号。
为了得到延迟的更精细的分辨率，电路转接器220的输出被传送至微调延迟电路222。微调延迟电路222由定时数据的位0-3控制。位0-3代表附加延迟，其是系统时钟周期的1/256的倍数。下面参照图2C对微调延迟电路222的操作进行详细说明。
为了提供更高的精度，将电流控制电路224与微调延迟电路222一起使用。电流控制电路224的操作在下面参照图2C进行说明。电流控制电路224接收来自校准寄存器226的控制输入。正如本领域所公知的，通过对测试器编程以在特定时间产生一测试信号来校准测试器。测量产生该测试信号的实际时间，以确定期望时间与该测试器产生信号的实际时间之间的差别。可以从该信息中计算出校准值。或者，对校准值进行调节直到测试器在期望时间产生测试信号为止，并存储产生期望结果的校准值。使用校准过程来确定校准寄存器226的内容。
微调延迟电路222的输出是代表系统时钟的延迟形式的差分信号。其被延迟了系统时钟周期的一分数部分。该延迟是系统时钟周期的1/256的倍数。该差分信号被加载到差动至单端转换器228。差动至单端转换器228的输出被加载至选通电路230。
选通电路230的输入是时钟信号，即以周期性的间隔发生的脉冲串。其仅相对于系统时钟被延迟了所设计的延迟量。为了取得定时边沿，必须选择这些脉冲中的一个脉冲。选通电路230选择期望的脉冲以产生所需边沿。对准延迟电路234提供一控制信号，该控制信号指定哪一个脉冲可以从选通电路230通过以便在适当时间产生定时边沿。
下面参照图2D对对准延迟电路234进行详细说明。计数器236接收定时数据的最高有效位或整数部分。计数器236由T0或循环开始信号复位，然后对系统时钟的脉冲进行计数，直到通过了期望的整数个系统时钟周期。当通过了所需的整数个系统时钟周期时，计数器236产生一终端计数信号到对准延迟电路234。对准延迟电路234还接收定时数据的位4-7和来自延迟级212的输出作为其输入。延迟级212(1)...212(16)的输出由差动至单端转换器238(1)...238(16)转换为单端信号。该信息允许对准延迟电路234产生一控制信号，该控制信号使由微调延迟电路22产生的脉冲串中的期望脉冲通过选通电路230。能够使脉冲串中的一选定脉冲通过的选通电路在本领域中是公知的，因此不再进一步说明。
参照图2E，其中显示了延迟级212(0)...212(16)中的一个代表。标为IN+和IN-的端子代表单个差动输入信号。标为OUT+和OUT-的端子代表单个差动输出信号。对于延迟级212(1)...212(16)，端子IN+和IN-被分别连接到延迟级链中前一级的端子OUT+和OUT-。如图2A所示，对于延迟级212(0)，其端子IN+和IN-被连接到系统时钟。如图2A所示，对于延迟级212(16)，其端子OUT+和OUT-被连接到差动至单端转换器237(2)。
输入信号IN+和IN-被加载到晶体管280和281组成的差分对。延迟级212中的电流由控制信号VC1控制，该控制信号按结合图2B所说明的方式从控制电路216中得到。
晶体管283和284作为晶体管280和281的差分对的负载。晶体管285和286与负载晶体管283和284并联，由控制信号VC2控制，该控制信号也是如以下参照附图2B描述的从控制电路216中得到。
晶体管285和286提供对端子OUT+和OUT-处的电压摆动的控制，以确保当由控制信号VC1调节延迟级212的延迟量时输出信号具有足够的摆幅。当控制信号VC1降低时，通过延迟单元的电流降低。如果没有晶体管285和286，电流的降低将使晶体管283和284两端的电压下降。该电压下降将使端子OUT+和OUT-处的电压为接近于VDD的静态电压。因为OUT+和OUT-处的电压摆动不会超过VDD，因此接近于VDD的静态电压可以减小电压摆动。
因此，当控制信号VC1下降时，控制信号VC2应增大，从而使OUT+和OUT-处的静态电压合理地保持恒定。因此可以在VC1的宽广的变化范围内保持输出OUT+和OUT-处的电压摆动。
晶体管288和289连同晶体管287对端子OUT+和OUT-处的信号进行缓冲，使得它们可以与电路转接器220(图2A)连接。晶体管288和289的漏极以电流模式连接到电路转接器220的一输入端。晶体管287响应控制信号VC1调节通过这些晶体管的电流，从而控制延迟级212的延迟量。
参照图2B，其中显示了控制电路216的细节。控制电路216包括现有技术延迟锁定环路中的常规电荷泵250。电荷泵的输出被连接到电容器252。在常规延迟锁定环路中，电容器252的另一端被接地以形成一实质上的低通滤波器。
在控制电路216中，电容器252的另一端被连接到电源电压VDD。晶体管254的源极端子与电容器252并联连接。来自相位检测器214的“UP”信号表示延迟线210工作过快。电荷泵250响应来自相位检测器214的“UP”信号提高输出电压，其导致电容器252两端的电压降减小。因此，晶体管254的栅-源电压使晶体管254的源极电流降低。
来自相位检测器214的“DOWN”信号对于晶体管254的源极电流具有相反的效果。因此，晶体管254的源极电流指示出延迟线210的延迟量是否应增大或减小。
晶体管256与晶体管254串联连接。当晶体管254中的源极电流增加时，晶体管256中的漏-源电流增加相同的量。当晶体管256中的电流增加时，晶体管256的栅-源电压也增加。因此，晶体管256的栅-源电压与电容器252两端的电压成正比。因为电容器252两端的电压指示出延迟线210(图2A)的延迟量是否应增加或减小，故晶体管256的栅-源电压代表了一个与所需延迟调节量成正比的信号，该信号被标为VC1，如上所述，其是控制每个延迟级212(图2A)的延迟量的信号VC的一个成分。
控制信号VC的第二成分是信号VC2，其也是由图2B所示的电路产生的。晶体管257，258和259共同组成用于从VC1得到信号VC2的控制信号镜电路(control signal mirror)。晶体管257的栅极和漏极连接到VC1。该点还被连接到晶体管258的栅极，其确保了晶体管258的栅极能够跟踪信号VC1的电平。因此，通过晶体管258的电流与信号VC1成正比。由于晶体管259被设计为与晶体管258串联，因此其电流也与VC1成正比。
晶体管259的栅极和源极连接在一起。因此，当信号VC1增加且通过晶体管259的电流增加时，晶体管259两端的电压增加，并且标为VC2的源极电压降低。按照这种结构，VC1增加时信号VC2下降，使组成控制信号VC的两个信号之间具有所期望的关系。
信号VC的一个重要方面是，它虽然与电容器252两端的电压有关，但其基本上独立于VDD的实际值。如果VDD改变，则晶体管254的栅-漏电压将保持不变，并且通过晶体管254和256的电流也保持不变。因为通过晶体管的电流支配控制信号VC的电平，因此控制信号被与VDD值的波动隔离。
这种设计与现有技术相比可使串扰现象减少。瞬态信号引起串扰的一种方式是产生VDD中的波动。如果延迟锁定环路的控制信号对VDD值的变化敏感，VDD值的波动会产生控制信号中的非预期变化，导致定时错误。例如，如果VDD中的变化被实际用作控制信号来调节延迟，该定时错误尤其有害。控制电路216通过使控制信号VC独立于VDD来减少串扰。
参见图2C，其中详细显示了微调延迟电路222。电路转接器220(图2A)的差分输出被加载至差动缓冲放大器260。差动缓冲放大器260的输出被加载到差动至单端转换器228作为输入。
差动缓冲放大器260的输出还具有一连串的可切换地连接的电容器对。可切换地连接的电容器形成了可变负载，其可用于控制差动缓冲放大器260的切换速度，并从而控制微调延迟电路222的延迟。
电容器被标记为1C，2C，4C和8C。电容器的大小根据它们的数目确定。电容器2C的大小是电容器1C的两倍。电容器4C的大小是电容器1C的4倍。电容器8C的大小是电容器1C的8倍。在优选实施例中，通过简单地利用多个小电容器形成较大的电容器来确定电容器的大小。例如，用2个电容器组成电容器2C，用8个电容器组成电容器8C。
电容器被成对使用，每种大小的一个电容器被可切换地连接到差动缓冲放大器260的反相和同相输出端的每一个。这种结构确保了在差动缓冲放大器260的输出发生信号转变时，可以有恒定的电容负载，而不管该输出是从逻辑高电平变为逻辑低电平还是从逻辑低电平变为逻辑高电平。
标记为x1，x2，x4和x8的开关用于连接各个电容器1C，2C，4C和8C，其可以简单地用开关晶体管实现。可调节开关晶体管的大小，使得开关的阻抗与其所连接的电容器的大小成反比地变化。根据电阻和电容器的这一比率，与每个电容器/开关对相关的RC时间常数是相同的。因此，当电容器被切换到差动缓冲电容器260的输出时所引起的延迟变化仅取决于电容器1C，2C，4C或8C的大小，而不是电路的RC时间常数。开关x1，x2，x4和x8可以通过并联连接多个开关晶体管来实现。使用2个晶体管组成开关x2，使用8个晶体管组成开关x8。
对电阻器x1，x2，x4和x8和电容器C1，C2，C4和C8的大小进行选择，使得当所有4对电容器被切换到差动缓冲放大器260的输出时，微调延迟电路222的延迟量增加系统时钟周期的十六分之一。因此，当仅有电容器1C被接入时，延迟应增加系统时钟周期的1/256。如果采用已知的校准和软件校正技术，则阻抗和电容值的计算不必严格。
开关x1，x2，x4和x8由定时数据的位0-3控制。在所述实施例中，这些位表示微调延迟电路222应该在系统时钟周期的1/256的增量中增加的延迟量。利用合适大小的电容器，可由以下方式实现这一结果，即由位0控制电容器1C的开关，位1控制电容器2C的开关，位2控制电容器4C的开关，位3控制电容器8C的开关。
图2C还显示了电流控制电路224的细节。电流控制电路224针对差动缓冲放大器260或差动至单端转换器228的切换速度中的变化进行调节。这些电路的速度可能会由于环境温度变化或由实现微调延迟电路222的集成电路中能量消耗引起的芯片温度变化而改变。需要电流控制电路224的一个重要原因是，微调延迟级224与延迟级212(图2B)不同。由于要使用微调延迟级224进行延迟微调，因此其将具有与延迟级212(图2B)不同的延迟特性。
电流控制电路224根据控制信号VC1操作。根据通过延迟线210(图2A)的传播延迟产生控制信号VC1。具体地说，是根据与设计值的延迟偏差产生控制信号VC1。因此，如果包含延迟线210和微调延迟电路222的芯片上的电路具有不同于设计值的延迟，则VC1将具有与该差值成正比的值。因此，当通过芯片上电路的延迟改变时，VC1也将改变。正是VC1这种响应于延迟变化的变化使得可利用VC1调节延迟级212(1)...212(16)中的延迟，以得到各级中所需的延迟。
虽然微调延迟电路222的延迟不同于任一延迟级212(1)...212(16)的延迟，可以通过一校准过程使对于微调延迟电路222的延迟调节的需要与延迟级212(1)...212(16)中的所需调节量相互关联。因此，控制信号VC不能用于控制微调延迟电路222中的延迟，而可用于确定合适的控制信号。电流控制电路224根据存储在校准寄存器226中的校准值，从控制信号VC确定合适的控制信号。
差动缓冲放大器260和差动至单端转换器228可利用以共源极结构连接的晶体管差分对实现。通过控制从差分对的源极流出的复合电流，可以调节差动缓冲放大器260和差动至单端转换器228的切换速度，并因此可调节其延迟。电流控制电路224被连接到差分对的共源极端子，并因此调节微调延迟电路222的延迟。
为了提供所需的电流，控制信号VC1通过一连串开关264A...264D被加载到晶体管262B...262E的栅极端子。当开关264A...264D闭合时，分别通过相关晶体管262B...262E的漏-源电流将响应于控制信号VC1的变化而改变。晶体管262A不通过中间开关而直接连接到VC1，并且总响应于VC1的变化。
所有晶体管262A...262E的漏极被连接在一起并连接到差动缓冲放大器260中的差分对的共用源极。流过该差分对的总电流等于流过晶体管262A...262E中某些晶体管的总电流，这些晶体管通过各自的开关264A...264D连接到控制信号VC1。
因此，流过差动缓冲放大器260和差动至单端转换器228的差分对的电流与控制信号VC1成正比，但是其比例常数可通过选择性地闭合开关264A...264D中的某些或全部来调节。因为这些开关是由校准寄存器226中的值控制的，所以校准寄存器226中的值控制用于微调延迟电路222的校正系数的增益。因此，只要延迟线210(图2A)的延迟与微调延迟电路222中的延迟是线性相关联的(对于在相同集成电路芯片上制成的电路的准确近似确实如此)，那么就可以使用那些对将单个控制信号用于控制各个延迟产生阻碍的电路设计、布局或其它因素中的差异。由使用相同控制信号调节延迟线210和微调延迟电路222中的延迟所引起的误差可以通过一校准过程进行校正，该校准过程中确定用于校准寄存器226的合适值。
在优选实施例中，适当确定晶体管262B...262E的大小以提供不同的电流增益。该增益被二进制加权以对应于校准寄存器226中位的位置。如图所示，晶体管262C的增益是晶体管262B增益的2倍；晶体管262D的增益是晶体管262B增益的4倍，晶体管262E的增益是晶体管262B增益的8倍。该加权的实际效果是将控制信号VC1乘以校准寄存器226中的值。通过校准测量过程选择校准寄存器226中的值，以提供通过微调延迟级222的所需延迟。
因为晶体管262A被设置为总是导通，其将控制电流的一固定偏移加入到差动放大器260。在优选实施例中，晶体管262A的大小被设计为使其电流增益近似于晶体管262B电流增益的三倍。对微调延迟级222和晶体管262A进行设计，使得在所有开关264A...264D都断开时，通过微调延迟级222的延迟稍慢于微调延迟级222的所需延迟。为了确定部件的正确大小可能需要进行模拟或实验。在优选实施例中，晶体管262B的增益大约为晶体管256(图2B)的十六分之一。
通过差动至单端放大器228的延迟也可以由VC1控制。VC1被连接到晶体管262F的栅极，由晶体管262F调节流过放大器228的电流。
参照图2D，其中显示了对准延迟电路234的细节。对准延迟电路234具有两个相同单元270A和270B。单元270A和270B产生用于测试器操作的连续循环的选通信号。路由器电路272将控制信息引导到单元270A或270B中合适的一个，并在每个测试器循环过程中从合适的单元取得选通信号。因此路由器电路272仅是一个将每个测试器循环在两个单元间交替的简单切换电路。
因为单元270A和270B相同，仅显示了单元270A的细节。对于其中单元270A是有效单元的每个循环，输出的选通信号大致以代表期望定时边沿的微调延迟222(图2A)的输出处的脉冲为中心。在优选实施例中，系统时钟的周期为10纳秒。选通信号的持续时间约为5纳秒。以此方式，仅选择单个时钟脉冲来提供定时发生器116的边沿输出。
单元270A由触发器链274A...274K组成。触发器链的输入由计数器236(图2A)经过路由器电路272择路后提供。在计数器236计数了系统时钟周期的整数倍的所需延迟之前，单元270A没有输出。
每个触发器274A...274K由延迟级212(1)...212(16)(图2A)的输出定时。因为在对准延迟234中不需要差分信号的精确性，所以由差动至单端转换器238(1)...238(16)(图2A)将这些输出转换为单端信号。没有必要将所有延迟级212(1)...212(16)的输出送到对准延迟电路234。如下所述，对准延迟电路234仅每隔一个地使用延迟级212(1)...212(16)。因此，在延迟线210的16个可能输出中，仅有8个被择路到对准延迟电路234。
触发器274A的时钟输入被连接到来自延迟级212(n)之一的信号。触发器274B的时钟输入被连接到来自延迟级212(n+2)的信号。以此方式对随后的触发器进行连接，直至来自延迟级212(16)的延迟被分配到触发器中的一个。接着以此方式回绕，使下一个触发器连接到延迟级212(2)的输出。对n的值进行选择，使得从延迟线210(图2A)的开始到延迟级212(n)的延迟大致等于从计数器236到触发器274A输入端的传播延迟。
因为每个延迟级212(1)...212(16)使系统时钟延迟系统时钟周期的1/16，在本例中是0.625纳秒，因此触发器链274A...274K中相邻触发器的定时信号的时间差是1.25纳秒。因此，当由计数器236产生端计数信号时，触发器链274A...274K中的每个触发器的输出按照以1.25纳秒为增量的连续时间顺序变为高电平。在优选实施例中，来自计数器236的端计数信号保持在高电平10纳秒。因此，当计数器236已经计数到引入了所需延迟时，触发器链274A...274K以1.25纳秒为间隔产生一连串的10纳秒脉冲。选择这些信号中的两个来形成合适的选通信号。
每个AND门276(0)...276(7)将触发器链274A...274K中两个触发器的输出逻辑结合。由每个AND门276(0)...276(7)进行结合的触发器被选择为彼此相隔4个触发器。因此，AND门276(0)的输入来自触发器274A和274D。AND门276(1)的输入来自触发器274B和274E。剩余AND门的输入根据这一方式选择。
因为，每个AND门276(0)...276(7)的输入间隔4个触发器，并且每个触发器所产生的脉冲之间的延迟是1.25纳秒，因此每个AND门276(0)...276(7)的两个输入之间的延迟是5纳秒。每个输入脉冲的宽度是10纳秒。在脉冲间的相对延迟是5纳秒的情况下，两个脉冲的重叠大约是5纳秒。因此，每个AND门276(0)...276(7)的输出是一个宽度为5纳秒的脉冲。每个脉冲相对于前一脉冲被延迟1.25纳秒。
AND门276(0)...276(7)之一的输出将是宽度为5纳秒的脉冲，其大致以微调延迟电路222(图2A)的输出处的所需脉冲为中心。这些输出中哪一个是合适的选通信号取决于电路转接器220选择了哪一个延迟级212(1)...212(16)。如果电路转接器220选择了延迟级212(1)或212(2)的输出，则AND门276(0)的输出是合适的信号。如果选择了延迟级212(3)或212(4)的输出，则AND门276(1)的输出是合适的信号。以此模式连续映射，当选择延迟级212(15)或212(16)时，AND门276(7)的输出代表合适的选通信号。
以此模式，用于对延迟级212(1)...212(16)之一的输出进行选择的定时数据位还用于控制要选择AND门276(0)...276(7)中的哪一个。电路转接器278根据该相同定时数据位选择AND门276(0)...276(7)的合适输出。但是，因为一个AND门的输出被用来为两个延迟级中的任一个产生合适的选通信号，无需将用于控制电路转接器220的低阶位用来控制电路转接器278。因此，图2D中显示定时位5-7被加载到路由器电路272并接着被加载到电路转接器278。
电路转接器278的输出被提供给路由器电路272。路由器电路272将该信号传递到其输出端，作为用于选通电路230的选通信号。电路转接器278的信号输出的下降沿还表示已经产生了所需的边沿。因此，该测试器工作循环已经不再需要单元270A。一旦识别到下降沿，路由器电路就将单元270B切换为有效单元。电路转接器278的输出的下降沿还可以用于定时发生器116内的其它目的。例如，定时数据位0-7应该在该下降沿发生之前一直保持不变。因此，该下降沿可用于触发从一个循环到下一个循环的定时位0-7的变化。
使用两个单元270A和270B获得较低的“再激恢复时间”。再激恢复时间表示可以在同一定时发生器116的连续边沿之间指定的最小时间差。在优选实施例中，利用100MHz的系统时钟，再激恢复时间小于10纳秒或系统时钟周期。较低的再激恢复时间对于使测试信号定时设计具有高度灵活性是非常重要的。如果再激恢复时间比系统时钟的一个周期长，则某些对于测试器循环长度的设置可能会使在每个测试器循环过程中边沿发生器116无法激发。如果测试器循环长度被设置为其最小值，则对于此处给出的例子，将会得到10纳秒的测试器循环。如果再激恢复时间大于10纳秒，则意味着如果边沿发生器在一个循环中产生一个边沿，其在下一个循环中将无法产生边沿。缩短再激速率能够显著改善测试器的灵活性。
根据图2D的实施例，单元270A在一个循环中产生选通信号。单元270B在下一个循环中产生选通信号。因此，再激恢复时间是由从单元270A产生选通信号到单元270B产生选通信号所需经历的时间差来控制的。在优选实施例中，单元270A和270B产生的选通信号都是宽度为5纳秒并以所设计的定时边沿为中心。
可以通过降低产生选通信号的时间间隔使再激恢复时间更小。但是，应理解延迟级212(1)...212(16)的输出是通过使用反馈信号VC进行延迟调节的。它们对于温度或其它可能改变定时发生器中电路的延迟的因素的变化相对来说并不敏感。在对准延迟电路234中没有这种延迟调节。其结果是，微调延迟电路222和对准延迟电路234的信号输出之间的相对时间差可能会以无法预期的方式改变一较小的量。为此，对于此处所给出的数值示例，各选通信号的宽度取为5纳秒。
此外，在定时数据中发生变化后，需要使微调延迟电路222的输出达到稳态。在优选实施例中，这最多需要用5纳秒。因此，有必要使一个选通信号的结尾与下一个选通信号的开始相隔的时间至少等于上述稳定时间。通过综合上述数字，在优选实施例中所得到的再激恢复时间达到最大10纳秒。
应注意还可以象用控制信号VC调节微调延迟电路222或延迟级212中延迟的类似方式，将控制信号VC用于调节对准延迟电路234中的延迟。那么可以通过在AND门276(0)...276(7)中把具有比图2D所示更小间隔的两个触发器的输出进行AND运算，使得每个选通脉冲的宽度更小。
参见图3，其中显示了在单个集成电路芯片上实现用于多个通道114的定时发生器116(图1)。图3显示集成电路芯片300的一部分，示意性地表示了芯片上的电路布置。在优选实施例中，芯片300是利用标准设计技术实现的CMOS芯片。在优选实施例中，芯片300的芯片尺寸是14.5平方毫米。
在芯片300上加工多个内插器，例如116(图2A)。在优选实施例中，在芯片300上实现用于4个通道的内插器。测试系统可以包括许多这种芯片，从而可以在测试系统内提供大量通道。在优选实施例中，每通道有8个内插器116A...116H。每个内插器具有图2A所示的整个电路结构，但校准寄存器226除外，在优选实施例中为每个通道提供一个校准寄存器。
控制电路310代表控制内插器所需的常规数字电路。计数器236和对准延迟电路234都是该控制电路310的一部分。
用于单个通道的内插器116A...116H被包含在保护环318内。保护环318可防止来自一个通道中的内插器的信号对另一通道中的内插器造成干扰。因此，其减少了通道间的串扰。每个通道由保护环316A...316H包围。这些保护环减少了通道内的串扰。保护环的加工方法将在下面参照图4进行详细说明。保护环318和316A...316H还能防止由数字控制电路310产生的干扰影响到内插器116A...116H。
每个内插器116A...116H具有与其相连的自己的电容器252A...252H。我们发现，当一个通道内的所有内插器共享单个电容器、延迟线210、相位检测器214和控制电路216时会导致串扰加剧。因此，使用单独的电容器，延迟线和每个通道的相关控制电路能够显著地降低串扰。
图3还显示了为每个通道使用单独的接地、隔离和电源连接。隔离I/O焊盘312连接到保护环318或316A...316H。此外，接地、隔离和电源线被kelvin连接到芯片300的I/O焊盘。具体地说，接地和电源连接点通过独立的路径被择路到I/O焊盘312，313和314。使用独立的路径可以降低通过这些路径连接的电路之间的交叉耦合。当两个电路共享有电流流过的公用线时，例如电源或接地线，在公用线中流过的电流会产生沿该线路的压降。由一个电路的电流变化引起的压降变化在公用线上对于另一个电路则表现为噪声。该噪声代表交叉耦合。因为隔离线并不用于承载大电流，因此其不必采用kelvin连接。但是，在某些实施例中，可以通过将隔离线kelvin连接到I/O焊盘来进一步降低串扰。
虽然隔离线被接地，使用单独的隔离线可以进一步降低交叉耦合。图3显示通道1中内插器的所有电源线被连接到I/O焊盘314。通道1中内插器的所有接地线被连接到I/O焊盘313。通道1中内插器的所有隔离线被连接到I/O焊盘312。芯片300上其它通道也类似地连接到其它焊盘上。
参见图4，其中显示了接地带的细节。所示芯片300具有P型基底。所示的各区域中具有根据标准设计技术得到的实际电路。在图4中，区412A具有内插器116A。区412B具有内插器116B。其它的区(未示出)具有其它电路。
通过在合适的电路区周围掺杂P+型槽得到保护环318，316A和316B。如图3所示，该槽包围其中的电路元件。然后利用横跨芯片300表面的金属路径412将掺杂区连接到I/O焊盘312。
图4显示芯片300的又一增强特性。在区410中，用于电源、接地和隔离的金属路径被择路到它们各自的焊盘。区410沿着芯片300的外围。在芯片300的基底中布线区410之下使用一保护层。在基底中掺杂n型区414。在区414内形成n+区416。n+区416连接到接地焊盘312。以此方式，区414进一步阻挡了可能引起串扰的噪声。区414的主要目的是将金属路径412与诸如可能由控制电路310产生的数字噪声隔离。优选地，保护层410将扩展到几乎所有布线区的下部。
通过使用诸如316，318或414的防护区，可以显著降低由串扰引起的内插器定时误差。串扰的降低使得可在单个芯片上布置多个通道。提高单个芯片上的通道数目非常有利。其显著降低了测试系统的整体尺寸和成本。测试系统的主要成本取决于实现通道所需的电路。通过在一个芯片上提供更多的通道，可降低电路数量。使得在印刷电路板上所需的路径更少。其结果是，可得到更少或更小的印刷电路板。
对于所说明的实施例，可以得到多种可替换实施例或变化。例如，显示了几种用于降低高通道密度测试器的串扰的技术。不必同时使用所有这些技术。可以独立地使用这些技术来得到明显的益处。
此外，在一些情况下，电路元件显示为晶体管的形式。但本领域技术人员应理解，其它的晶体管布局可以具有与所提出的特定结构相同的效果。
而且，以上说明了在每个CMOS芯片上加工4个测试器通道。虽然每个芯片上优选有多于两个的通道，但可以在单个芯片上采用任何数目的通道。但是，更为优选的是4个或更多数目的通道。
此外，芯片不必是CMOS芯片。由于CMOS可用性强，因此其是优选实施方式。但是，也可以使用其它半导体技术。有些技术对于其它应用可能更为优选。例如，对于以400MHz或更高频率的系统时钟工作的高速测试系统，GaAs电路可能更为优选。
另一可能的变化是用于每个定时发生器的内插器的数目。以上说明中，每个定时发生器使用8个边沿。可以使用更少的边沿。例如，某些自动测试设备中每个定时发生器仅使用少至3个的定时边沿。也可以使用多于8个的定时边沿。更多的定时边沿使得自动测试设备的设计更为灵活。
作为另一种变化的示例，图2B显示根据电容器252两端的电压产生控制信号，其中电容器252的作用是滤波电容器。因为将所滤波的输出信号取为电容器252两端的电压，所以图2B的改进使得控制信号不易被电源路径上的噪声干扰。传统上，该电容器被接地，而将所滤波的输出信号取为电容器一端的电压电平。即使将电容器252的一端接地而不是连接到VDD，利用一种从电容器252两端电压取得控制信号的电路设计也可以获得本发明的优点。
而且，以上说明中是通过将P+型杂质掺杂进基底来形成保护环。也可以使用其它形成保护环的方法。保护环优选是导电的，但应由反向偏置的半导体结与芯片上的电路隔离。例如，如果使用n型基底，则应使用n+型杂质形成保护环。
因此，本发明仅由所附权利要求的精神和范围所限制。

Claims (17)

1.一种用于测试半导体器件的自动测试设备，包括：
a)时钟，产生周期性的脉冲流；
b)可编程计数器，与时钟连接，具有端计数输出；
c)多个延迟级，每个延迟级具有输入和输出，该多个延迟级被链接，以在其各自的输出形成多个包含周期性脉冲的信号，所述多个信号之一的周期性脉冲相对于在所述多个信号中除了上述之一的信号以外的其它信号的周期性脉冲被延迟；
d)可编程选择电路，连接到所述多个延迟级的各输出，将该选择电路设置成选择所述多个延迟级的各输出中的一个；
e)可编程微调延迟级，连接到所述可编程选择电路的输出；
f)选通电路，连接到所述微调延迟级的输出，并具有控制信号输入；
g)控制信号发生电路，具有连接到所述计数器的端计数输出的输入和连接到所述选通电路的控制信号输入的输出，该控制信号电路具有多个连接到所述多个延迟级的输出的输入，该控制信号发生电路具有用于响应所述计数器的端计数输出而产生一连串脉冲信号的装置，所述的一连串脉冲信号被延迟，该延迟是与所述多个延迟级的输出中选定的所述一个的相对延迟成正比的。
2.根据权利要求1的自动测试设备，其中控制信号发生电路还包括响应于数字输入的逻辑电路，所述逻辑电路具有脉冲输出信号，该输出信号的脉冲持续时间与所选定的那些脉冲信号的重叠同时发生。
3.根据权利要求2的自动测试设备，其中所述逻辑电路包括多个逻辑门，每个逻辑门具有至少两个输入和一个输出，所述脉冲信号中的两个被连接到所述逻辑门的输入，所述逻辑电路还包括具有多个输入和一个输出的电路转接器，其多个输入连接到所述多个逻辑门的输出，而其输出连接到所述控制信号发生电路的输出。
4.根据权利要求1的自动测试设备，其中用于产生一连串脉冲信号的装置包括延迟元件链，将所述计数器的端计数输出作为延迟元件链的输入，每个延迟元件还具有时钟输入，每个延迟元件的时钟输入被连接到包含周期性脉冲的多个信号中的一个。
5.根据权利要求4的自动测试设备，还包括第二延迟元件链和路由器电路，该路由器电路用于选择性地将所述计数器的端计数输出导向两个延迟元件链中的一个。
6.根据权利要求4的自动测试设备，还包括多个电路转接器，一个电路转接器具有连接到每个延迟元件链中的延迟元件的输出的输入，并且其中所述路由器电路还包括导向装置，用于将所述多个电路转接器之一的输出导向所述控制信号发生电路的输出。
7.根据权利要求1的自动测试设备，其中连接到所述控制信号发生电路的所选择的多个延迟级的输出由所述多个延迟级的一半或更少的输出组成。
8.一种用于测试半导体器件的自动测试设备，包括：
a)时钟，产生周期性的脉冲流；
b)可编程计数器，与时钟连接，并具有端计数输出；
c)多个延迟级，每个延迟级具有输入和输出，该多个延迟级被链接，以在其输出形成多个包含周期性脉冲的信号，所述多个信号之一的周期性脉冲相对于在所述多个信号中除了上述之一的信号以外的其它信号的周期性脉冲被延迟；
d)可编程选择电路，连接到所述多个延迟级的输出，将该选择电路设置成选择所述多个延迟级的输出中的一个；
e)可编程微调延迟级，连接到所述可编程选择电路的输出；
f)选通电路，连接到所述微调延迟级的输出，并具有控制信号输入；
g)控制信号发生电路，具有连接到所述计数器的端计数输出的输入和连接到所述选通电路的控制信号输入的输出，该控制信号电路具有多个连接到所述多个延迟级的输出的输入，该控制信号发生电路具有多个相同单元和一个路由器电路，该路由器电路具有连接到所述计数器的端计数输出的输入和多个连接到所述相同单元的输出、和将所述计数器的端计数输出的选择性发生路由到所述多个相同单元之一的电路。
9.根据权利要求8的自动测试设备，其中每个相同单元包括一连串具有时钟输入的定时延迟元件，每个延迟元件将其时钟输入连接到一延迟级的选定输出。
10.根据权利要求8的自动测试设备，其中控制信号发生电路的输出具有前沿和后沿，所述路由器电路包括用于响应所述控制信号输出的后沿来改变所述时钟输入信号的路由的装置。
11.根据权利要求8的自动测试设备，其中控制信号发生电路还具有数字数据输入，并且所述路由器电路还包括用于选择性地将所述数字数据输入择路到所述多个相同单元之一的装置。
12.根据权利要求8的自动测试设备，其中每个所述相同单元包括：
a)一连串具有时钟输入的定时延迟元件，每个延迟元件将其时钟输入连接到一延迟级的选定输出；
b)多个逻辑门，每个逻辑门具有至少两个输入和一个输出，每个逻辑门具有连接到两个延迟元件的输入；和
c)具有多个输入的电路转接器，每个输入连接到所述逻辑门之一的输出，电路转接器的输出连接到所述路由器电路。
13.根据权利要求12的自动测试设备，其中所述逻辑门是AND门。
14.一种操作用于测试半导体器件的自动测试设备的方法，包括以下步骤：
a)产生多个包含周期性脉冲的周期性信号，该多个信号具有不同的相对延迟；
b)响应于可编程值，选择所述多个周期性信号中的一个；
c)进一步处理所选择的周期性信号，所述进一步处理包括：响应于具有前沿和后沿的选通信号，选通所选择周期性信号的一部分以产生边沿信号，所述选通部分位于选通信号的前沿和后沿之间；
d)一旦选通信号的后沿出现，就开始改变用于选择步骤的可编程值。
15.根据权利要求14的操作自动测试设备的方法，其中的进一步处理步骤还包括将所选择的周期性信号延迟一可编程量。
16.一种操作用于测试半导体器件的自动测试设备以产生连续周期边沿信号的方法，包括以下步骤：
a)产生多个包含周期性脉冲的周期性信号，该多个信号具有不同的相对延迟；
b)响应于可编程值，选择所述多个周期性信号中的一个；
c)进一步处理所选择的周期性信号，所述进一步处理包括：响应于选通信号，选通所选择的周期性信号的一部分以产生边沿信号，该选通部分位于选通信号的前沿和后沿之间，其中选通信号利用不同电路以连续周期产生。
17.根据权利要求16的方法，其中的进一步处理步骤包括产生用于每个周期的端计数信号和响应于每个端计数信号产生选通信号。
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